JPS6223343B2 - - Google Patents
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- Publication number
- JPS6223343B2 JPS6223343B2 JP54000425A JP42579A JPS6223343B2 JP S6223343 B2 JPS6223343 B2 JP S6223343B2 JP 54000425 A JP54000425 A JP 54000425A JP 42579 A JP42579 A JP 42579A JP S6223343 B2 JPS6223343 B2 JP S6223343B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- key
- clock
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Power Sources (AREA)
- Calculators And Similar Devices (AREA)
Description
【発明の詳細な説明】
本発明は長時間キーが押され続けた際にクロツ
クパルスの出力を停止させる小型電子機器のクロ
ツク制御方式に関する。
クパルスの出力を停止させる小型電子機器のクロ
ツク制御方式に関する。
小型電子式計算機あるいは電子式時計装置のよ
うに小容量電源により回路駆動を行なうもので
は、消費電力を低減することが非常に重要な問題
となつている。そこで、消費電力を低減するため
に最近ではＣ―MOSLSIが使用されている。この
Ｃ―MOSLSIの消費電力は、回路の駆動周波数を
、浮遊容量をＣ、動作電圧をＶとしたとき、
CV2に比例する。この場合、CV2はLSI製造技術
に関するもので、LSI化された際には固定した値
となる。従つて、CV2のうち可変し得るものは
周波数のみとなるが、単に周波数を低くした
のでは回路の動作速度が遅くなり問題を生じる。
このため、常時は回路駆動用のクロツクパルスの
出力を停止させて、キー入力時、演算時等回路動
作時のみクロツクパルスを出力させ回路駆動を行
なわせて、クロツクパルスの実効周波数を低下さ
せ消費電力を低減する方式が提案されている。し
かしながら、この方式ではキー入力がされ続けた
状態では常時クロツクパルスが出力していること
になる。つまり、キーが何らかの原因、例えばキ
ー操作中に必要以上キーを押圧し続けたり、キー
上に物が置かれている場合等は、その間クロツク
パルスが出力し続けることになつて不要な電力を
消費することとなる。
うに小容量電源により回路駆動を行なうもので
は、消費電力を低減することが非常に重要な問題
となつている。そこで、消費電力を低減するため
に最近ではＣ―MOSLSIが使用されている。この
Ｃ―MOSLSIの消費電力は、回路の駆動周波数を
、浮遊容量をＣ、動作電圧をＶとしたとき、
CV2に比例する。この場合、CV2はLSI製造技術
に関するもので、LSI化された際には固定した値
となる。従つて、CV2のうち可変し得るものは
周波数のみとなるが、単に周波数を低くした
のでは回路の動作速度が遅くなり問題を生じる。
このため、常時は回路駆動用のクロツクパルスの
出力を停止させて、キー入力時、演算時等回路動
作時のみクロツクパルスを出力させ回路駆動を行
なわせて、クロツクパルスの実効周波数を低下さ
せ消費電力を低減する方式が提案されている。し
かしながら、この方式ではキー入力がされ続けた
状態では常時クロツクパルスが出力していること
になる。つまり、キーが何らかの原因、例えばキ
ー操作中に必要以上キーを押圧し続けたり、キー
上に物が置かれている場合等は、その間クロツク
パルスが出力し続けることになつて不要な電力を
消費することとなる。
本発明は上記実情に鑑みてなされたもので、キ
ー入力時、演算時等回路動作時のみクロツクパル
スを出力し、キーが押圧され続けた場合にはクロ
ツクパルスの出力を停止させる小型電子機器のク
ロツク制御方式を提供することを目的とする。
ー入力時、演算時等回路動作時のみクロツクパル
スを出力し、キーが押圧され続けた場合にはクロ
ツクパルスの出力を停止させる小型電子機器のク
ロツク制御方式を提供することを目的とする。
以下、図面を参照しながら本発明を時計付小型
電子式計算機に適用した場合の一実施例につき説
明を行なう。第１図において１は各種マイクロ命
令が記憶されているROMで、このROM１からは
後述するRAM２内のＸ，Ｙ，Ｚレジスタ等の各
種演算レジスタ及び計時レジスタのアドレスを指
定するアドレスデータAD、インストラクシヨン
信号INS、自己の次アドレスNAがそれぞれバス
ラインａ〜ｃを介して出力される。そして、この
バスラインｃを介して出力される次アドレスNA
は、アドレスレジスタ３に一時記憶される。この
アドレスレジスタ３にはアンド回路４ａ〜４ｄを
介して後述する各種データが入力されるもので、
アドレスレジスタ３の出力はアドレスデコーダ５
へ入力される。このアドレスデコーダ５は入力し
た信号をデコードしてROM１に供給し、ROM１
のアドレスを指定する。また、バスラインｂに出
力されるインストラクシヨン信号INSは、インス
トラクシヨンデコーダ６へ送られる。このインス
トラクシヨンデコーダ６はROM１からインスト
ラクシヨン信号INSが与えられた際、タイミング
信号発生回路７から出力されるタイミング信号
t1，t2，t3に同期して各種制御信号を出力するも
ので、出力ライン６ａ〜６ｉを備え、出力ライン
６ａからは後述するＡカウンタ８及びＢカウンタ
９の出力制御信号、出力ライン６ｂからは後述す
る分周回路１０より出力される１秒信号の制御信
号、出力ライン６ｃからはキー操作検出命令、出
力ライン６ｄからは動作の待機を制御するホール
ト制御信号、出力ライン６ｈと６ｆ及び６ｇと６
ｅからはＡカウンタ８、Ｂカウンタ９へのカウン
ト命令及びリセツト命令、出力ライン６ｉからは
それ以外の各種制御信号が夫々出力する。そし
て、上記Ａカウンタ８及びＢカウンタ９は上記カ
ウント命令によりカウント動作を始め、Ａカウン
タ８はチヤタリング回避処理がなされる所定時
間、Ｂカウンタ９はキーが押され続けている所定
時間後にキヤリーを出力し、夫々のキヤリー信号
は上記アンド回路４ａ，４ｂの一方の入力端に加
えられる。しかして、上記出力ライン６ａはアン
ド回路４ａ，４ｂの一方の入力端に接続され、出
力ライン６ｂ，６ｃは夫々アンド回路４ｃ，４ｄ
の一方の入力端に接続される。また、出力ライン
６ｄはオア回路１１の一方の入力端に接続され、
その出力はアンド回路１２ａ，１２ｂの一方の入
力端に夫々接続される。一方、１３は複数のキー
よりなるキー入力部であり、キーサンプリング時
にアダー回路１４よりキーサンプリング信号がバ
ツフアデコーダ１５を介しキー入力部１３に与え
られ、所定のキーが操作されるとその信号がバツ
フア１６を介しアダー回路１４に送られる。ま
た、キー操作検出時には「１」信号がアダー回路
より回様にキー入力部１３に与えられ、いずれの
キーが操作されても出力が得られるようになつて
おり、その出力はオア回路１７を介し前記アンド
回路４ｄの一方の入力端に加えられ、前記インス
トラクシヨンデコーダ６より出力されるキー操作
検出命令により制御される。前記分周回路１０は
発振回路１８より常に出力されるクロツクパルス
φ１，φ２に従つて１秒信号を作成するもので、
この１秒信号は前記アンド回路４ｃ及びオア回路
１１の一方の入力端に送られ、また上記クロツク
パルスφ１，φ２はアンド回路１２ａ，１２ｂの
一方の入力端に加えられる。そして、上記分周回
路より出力される１秒信号及びインストラクシヨ
ンデコーダ６より出力されるホールト命令に従つ
てこのクロツクパルスφ１，φ２が前記タイミン
グ信号発生回路７に与えられ、このタイミング信
号発生回路７よりタイミング信号t1，t2，t3が出
力されるのである。
電子式計算機に適用した場合の一実施例につき説
明を行なう。第１図において１は各種マイクロ命
令が記憶されているROMで、このROM１からは
後述するRAM２内のＸ，Ｙ，Ｚレジスタ等の各
種演算レジスタ及び計時レジスタのアドレスを指
定するアドレスデータAD、インストラクシヨン
信号INS、自己の次アドレスNAがそれぞれバス
ラインａ〜ｃを介して出力される。そして、この
バスラインｃを介して出力される次アドレスNA
は、アドレスレジスタ３に一時記憶される。この
アドレスレジスタ３にはアンド回路４ａ〜４ｄを
介して後述する各種データが入力されるもので、
アドレスレジスタ３の出力はアドレスデコーダ５
へ入力される。このアドレスデコーダ５は入力し
た信号をデコードしてROM１に供給し、ROM１
のアドレスを指定する。また、バスラインｂに出
力されるインストラクシヨン信号INSは、インス
トラクシヨンデコーダ６へ送られる。このインス
トラクシヨンデコーダ６はROM１からインスト
ラクシヨン信号INSが与えられた際、タイミング
信号発生回路７から出力されるタイミング信号
t1，t2，t3に同期して各種制御信号を出力するも
ので、出力ライン６ａ〜６ｉを備え、出力ライン
６ａからは後述するＡカウンタ８及びＢカウンタ
９の出力制御信号、出力ライン６ｂからは後述す
る分周回路１０より出力される１秒信号の制御信
号、出力ライン６ｃからはキー操作検出命令、出
力ライン６ｄからは動作の待機を制御するホール
ト制御信号、出力ライン６ｈと６ｆ及び６ｇと６
ｅからはＡカウンタ８、Ｂカウンタ９へのカウン
ト命令及びリセツト命令、出力ライン６ｉからは
それ以外の各種制御信号が夫々出力する。そし
て、上記Ａカウンタ８及びＢカウンタ９は上記カ
ウント命令によりカウント動作を始め、Ａカウン
タ８はチヤタリング回避処理がなされる所定時
間、Ｂカウンタ９はキーが押され続けている所定
時間後にキヤリーを出力し、夫々のキヤリー信号
は上記アンド回路４ａ，４ｂの一方の入力端に加
えられる。しかして、上記出力ライン６ａはアン
ド回路４ａ，４ｂの一方の入力端に接続され、出
力ライン６ｂ，６ｃは夫々アンド回路４ｃ，４ｄ
の一方の入力端に接続される。また、出力ライン
６ｄはオア回路１１の一方の入力端に接続され、
その出力はアンド回路１２ａ，１２ｂの一方の入
力端に夫々接続される。一方、１３は複数のキー
よりなるキー入力部であり、キーサンプリング時
にアダー回路１４よりキーサンプリング信号がバ
ツフアデコーダ１５を介しキー入力部１３に与え
られ、所定のキーが操作されるとその信号がバツ
フア１６を介しアダー回路１４に送られる。ま
た、キー操作検出時には「１」信号がアダー回路
より回様にキー入力部１３に与えられ、いずれの
キーが操作されても出力が得られるようになつて
おり、その出力はオア回路１７を介し前記アンド
回路４ｄの一方の入力端に加えられ、前記インス
トラクシヨンデコーダ６より出力されるキー操作
検出命令により制御される。前記分周回路１０は
発振回路１８より常に出力されるクロツクパルス
φ１，φ２に従つて１秒信号を作成するもので、
この１秒信号は前記アンド回路４ｃ及びオア回路
１１の一方の入力端に送られ、また上記クロツク
パルスφ１，φ２はアンド回路１２ａ，１２ｂの
一方の入力端に加えられる。そして、上記分周回
路より出力される１秒信号及びインストラクシヨ
ンデコーダ６より出力されるホールト命令に従つ
てこのクロツクパルスφ１，φ２が前記タイミン
グ信号発生回路７に与えられ、このタイミング信
号発生回路７よりタイミング信号t1，t2，t3が出
力されるのである。
また、前記RAM２はＸ，Ｙ，Ｚレジスタ等の
各種演算レジスタ及び計時レジスタを備え、前記
タイミング信号t1，t2，t3に従つてデータをアダ
ー回路１４に送り演算されたデータを再び記憶す
る。一方、上記アダー回路１４の出力はスタテイ
ツクな表示バツフア１９に貯えられる。そして、
この表示バツフア１９は貯えられたデータに従つ
て表示部２０を駆動し、表示部２０では所定の表
示が行なわれる。なお、実際にはＡカウンタ８及
びＢカウンタ９はRAM２内の所定記憶領域にて
カウント動作を行なうものであるが、説明の便宜
上図では別に記してある。また、第１図において
一点鎖線枠内に示す回路は中央処理装置２１とし
て作られ、クロツクパルスφ１，φ２がタイミン
グ信号発生回路７に供給されると、中央処理装置
２１内の各回路は動作を開始するものである。ま
た、図示しないがモード切換スイツチ等の機能切
換手段が設けられており、この機能切換手段によ
り計算機モードと時計モードの切換えが行なわれ
る。
各種演算レジスタ及び計時レジスタを備え、前記
タイミング信号t1，t2，t3に従つてデータをアダ
ー回路１４に送り演算されたデータを再び記憶す
る。一方、上記アダー回路１４の出力はスタテイ
ツクな表示バツフア１９に貯えられる。そして、
この表示バツフア１９は貯えられたデータに従つ
て表示部２０を駆動し、表示部２０では所定の表
示が行なわれる。なお、実際にはＡカウンタ８及
びＢカウンタ９はRAM２内の所定記憶領域にて
カウント動作を行なうものであるが、説明の便宜
上図では別に記してある。また、第１図において
一点鎖線枠内に示す回路は中央処理装置２１とし
て作られ、クロツクパルスφ１，φ２がタイミン
グ信号発生回路７に供給されると、中央処理装置
２１内の各回路は動作を開始するものである。ま
た、図示しないがモード切換スイツチ等の機能切
換手段が設けられており、この機能切換手段によ
り計算機モードと時計モードの切換えが行なわれ
る。
次に、上記の如くの構成に於る動作を第２図の
フローチヤート及び第３図のタイムチヤートを参
照しながら説明する。
フローチヤート及び第３図のタイムチヤートを参
照しながら説明する。
第２図は、第１図に示したROM１図に記憶さ
れているマイクロ命令のうち、本願に関連する部
分のみを示したもので、今、例えば演算処理等を
終了してキージヤツジの処理が開始されると、ま
ず第２図ステツプＡに示す如くＢカウンタ９のリ
セツトが行なわれる。この動作は、ROM１から
出力されたインストラクシヨン信号INSに作動し
インストラクシヨンデコーダ６から出力ライン６
ｅを介して出力されたリセツト信号がＢカウンタ
９に印加されることによつてなされる。しかし
て、このステツプＡを終了すると、次にROM１
から出力された自己の次アドレスNAによりステ
ツプＢが指定される。ステツプＢは、ROM１か
ら出力されたインストラクシヨン信号INSにより
インストラクシヨンデコーダ６から出力ライン６
ｇを介してリセツト信号が出力されＡカウンタ８
をリセツトするもので、このステツプＢを終了す
ると次にステツプＣに進み、バツフアデコーダ１
５には全ての出力ラインに“１”が出力されるよ
うなデータが与えられる。従つて、バツフアデコ
ーダ１５からは全キーの押圧状態を検出する信号
がキー入力部１３の各キーに与えられる。今、こ
の時点（第３図に示す時刻T1）で例えば第３図に
示す如く数値キー□１が押圧されていたとすると、
その押圧出力はオア回路１７及びアンド回路４ｄ
を介してアドレスレジスタ３に与えられ、ステツ
プＣに於る判断結果は“あり”となつてROM１
から出力された自己の次アドレスNAが修飾さ
れ、次にステツプＤに進む様制御される。
れているマイクロ命令のうち、本願に関連する部
分のみを示したもので、今、例えば演算処理等を
終了してキージヤツジの処理が開始されると、ま
ず第２図ステツプＡに示す如くＢカウンタ９のリ
セツトが行なわれる。この動作は、ROM１から
出力されたインストラクシヨン信号INSに作動し
インストラクシヨンデコーダ６から出力ライン６
ｅを介して出力されたリセツト信号がＢカウンタ
９に印加されることによつてなされる。しかし
て、このステツプＡを終了すると、次にROM１
から出力された自己の次アドレスNAによりステ
ツプＢが指定される。ステツプＢは、ROM１か
ら出力されたインストラクシヨン信号INSにより
インストラクシヨンデコーダ６から出力ライン６
ｇを介してリセツト信号が出力されＡカウンタ８
をリセツトするもので、このステツプＢを終了す
ると次にステツプＣに進み、バツフアデコーダ１
５には全ての出力ラインに“１”が出力されるよ
うなデータが与えられる。従つて、バツフアデコ
ーダ１５からは全キーの押圧状態を検出する信号
がキー入力部１３の各キーに与えられる。今、こ
の時点（第３図に示す時刻T1）で例えば第３図に
示す如く数値キー□１が押圧されていたとすると、
その押圧出力はオア回路１７及びアンド回路４ｄ
を介してアドレスレジスタ３に与えられ、ステツ
プＣに於る判断結果は“あり”となつてROM１
から出力された自己の次アドレスNAが修飾さ
れ、次にステツプＤに進む様制御される。
このステツプＤは、キー入力部１３内のキーが
所定時間以上押圧されているか否かをＢカウンタ
９のカウント内容に基づき検出するものである
が、今はＢカウンタ９がステツプＡにてリセツト
されている為、そのキヤリー出力は得られずアン
ド回路４ｃからは出力がない為次に再びステツプ
Ｂに戻る。そして、以後、キー信号がなくなつた
ことがステツプＣで判断されるか、例えばステツ
プＡから５秒経過しステツプＤでＢカウンタ９か
らキヤリーがあつたことが検出されるまで、上記
ステツプＢ、Ｃ及びＤを順次繰り返し、その間ア
ンド回路１２ａ，１２ｂは閉成してクロツクパル
スφ１，φ２が出力される。
所定時間以上押圧されているか否かをＢカウンタ
９のカウント内容に基づき検出するものである
が、今はＢカウンタ９がステツプＡにてリセツト
されている為、そのキヤリー出力は得られずアン
ド回路４ｃからは出力がない為次に再びステツプ
Ｂに戻る。そして、以後、キー信号がなくなつた
ことがステツプＣで判断されるか、例えばステツ
プＡから５秒経過しステツプＤでＢカウンタ９か
らキヤリーがあつたことが検出されるまで、上記
ステツプＢ、Ｃ及びＤを順次繰り返し、その間ア
ンド回路１２ａ，１２ｂは閉成してクロツクパル
スφ１，φ２が出力される。
しかして、今、第３図に示す時刻T2に於てＢ
カウンタ９の計数内容が５秒を経過しキヤリーが
出力されたとすると、その状態が上記ステツプＤ
で検出されアンド回路４ｂから出力が得られるこ
とによつて次にステツプＥに進む。このステツプ
Ｅは、クロツクパルスφ１，φ２をCPU２１内
の各回路に与えるのを禁止し、休止状態とするも
ので、インストラクシヨンデコーダ６の出力ライ
ン６ｄからは“０”が出力されることによりアン
ド回路１２ａ，１２ｂはその出力を禁止される。
従つて、このステツプＥにいる時刻T2〜T3の間
は第３図に示す如く数値キー□１が押圧され続けて
いるにもかかわらずクロツクパルスφ１，φ２は
出力されず、CPU２１での電力消費はほとんど
「０」となる。
カウンタ９の計数内容が５秒を経過しキヤリーが
出力されたとすると、その状態が上記ステツプＤ
で検出されアンド回路４ｂから出力が得られるこ
とによつて次にステツプＥに進む。このステツプ
Ｅは、クロツクパルスφ１，φ２をCPU２１内
の各回路に与えるのを禁止し、休止状態とするも
ので、インストラクシヨンデコーダ６の出力ライ
ン６ｄからは“０”が出力されることによりアン
ド回路１２ａ，１２ｂはその出力を禁止される。
従つて、このステツプＥにいる時刻T2〜T3の間
は第３図に示す如く数値キー□１が押圧され続けて
いるにもかかわらずクロツクパルスφ１，φ２は
出力されず、CPU２１での電力消費はほとんど
「０」となる。
そして、時刻T3に於て第３図に示す如く分周
回路１０から１秒信号が出力したとすると、その
出力はオア回路１１を介してアンド回路１２ａ，
１２ｂを閉成し、クロツクパルスφ１，φ２をこ
れ等アンド回路１２ａ，１２ｂから出力させると
共に、アンド回路４ｃを介してアドレスレジスタ
３にアドレス修飾信号を印加し、CPU２１は動
作を再開して処理Ｆを実行する。この処理Ｆは、
分周回路１０から１秒信号が出力されたことに基
づきRAM２内の計時レジスタに「＋１（秒）」の
演算及び60進、12進等に応じた桁上げ処理を行う
もので、その処理を第３図に示す時刻T4で終了
すると次にステツプＧに進む。ステツプＧは上記
ステツプＥに進む前に押されていたキー（今の場
合は□１）がまた押され続けているか否かをアンド
回路４ａを閉成させて検出するものであるが、今
は第３図に示す如くまだその押圧が解除されてい
ないのでアンド回路４ａから出力があり、再びス
テツプＥに進んでクロツクパルスφ１，φ２の出
力は停止される。
回路１０から１秒信号が出力したとすると、その
出力はオア回路１１を介してアンド回路１２ａ，
１２ｂを閉成し、クロツクパルスφ１，φ２をこ
れ等アンド回路１２ａ，１２ｂから出力させると
共に、アンド回路４ｃを介してアドレスレジスタ
３にアドレス修飾信号を印加し、CPU２１は動
作を再開して処理Ｆを実行する。この処理Ｆは、
分周回路１０から１秒信号が出力されたことに基
づきRAM２内の計時レジスタに「＋１（秒）」の
演算及び60進、12進等に応じた桁上げ処理を行う
もので、その処理を第３図に示す時刻T4で終了
すると次にステツプＧに進む。ステツプＧは上記
ステツプＥに進む前に押されていたキー（今の場
合は□１）がまた押され続けているか否かをアンド
回路４ａを閉成させて検出するものであるが、今
は第３図に示す如くまだその押圧が解除されてい
ないのでアンド回路４ａから出力があり、再びス
テツプＥに進んでクロツクパルスφ１，φ２の出
力は停止される。
しかして、その後分周回路１０から１秒信号が
出力し（第３図に示す時刻T5）処理Ｆが上記同様
に実行され、この処理が終了した時刻T6でステ
ツプＧが実行されると、今の場合はキー□１はすで
に離鍵された後なので、ステツプＧに於ける判断
結果は“なし”（アンド回路４ａの出力がない）
となり、次にステツプＢに戻つてチヤタリング回
避時間をカウントするＡカウンタ８が上記同様リ
セツトされる。そして、次にステツプＣに於て上
記同様キーの押圧状態が判断されるが、今の場合
はいずれのキーも押圧されていないのでその結果
は“なし”となり、次にステツプＨに進む。ステ
ツプＨは、Ａカウンタ８からキヤリーが生じたか
否かをアンド回路４ａを閉成することによつて検
出するものであり、このステツプＨでキヤリー
有、即ちアンド回路４ａから出力が得られるまで
上記ステツプＣ及びＨを繰り返し実行する。そし
て、第３図に示す時刻T7でこのＡカウンタ８か
らキヤリーが生じたとすると、その状態はステツ
プＨで検出され、次にステツプＩに進む。このス
テツプＩ及びステツプＩ以降の処理Ｊ、ステツプ
Ｋは、上記ステツプＥ、Ｇ及び処理Ｆと全く同様
な手順で実行されるものであり、ステツプＩで
は、第３図に示す時刻T8までのT7〜T8間クロツ
クパルスφ１，φ２が出力しない動作停止状態と
なる。この状態で、第３図に於る時刻T8で分周
器１０から１秒信号が出力したとすると、上記処
理Ｆと同様な処理Ｊに於てRAM２内の計時レジ
スタに対する計時処理が行なわれ、この処理が終
了した時刻T9でステツプＫを実行した結果第３
図に示す如く数値キー□２が押圧されていたとする
とアンド回路４ｄから出力があり、ステツプＫで
の判断結果は“あり”となつて第２図に示す処理
を終了する。なお、第２図には上記した如く本願
に関連する部分のみしか記していないが、第２図
に示した処理を終了した後は第３図に示す如く置
数あるいは演算の為の処理が実行されるものであ
り、これ等の処理を終了すると再び第２図に示す
処理が実行される如くなつている。
出力し（第３図に示す時刻T5）処理Ｆが上記同様
に実行され、この処理が終了した時刻T6でステ
ツプＧが実行されると、今の場合はキー□１はすで
に離鍵された後なので、ステツプＧに於ける判断
結果は“なし”（アンド回路４ａの出力がない）
となり、次にステツプＢに戻つてチヤタリング回
避時間をカウントするＡカウンタ８が上記同様リ
セツトされる。そして、次にステツプＣに於て上
記同様キーの押圧状態が判断されるが、今の場合
はいずれのキーも押圧されていないのでその結果
は“なし”となり、次にステツプＨに進む。ステ
ツプＨは、Ａカウンタ８からキヤリーが生じたか
否かをアンド回路４ａを閉成することによつて検
出するものであり、このステツプＨでキヤリー
有、即ちアンド回路４ａから出力が得られるまで
上記ステツプＣ及びＨを繰り返し実行する。そし
て、第３図に示す時刻T7でこのＡカウンタ８か
らキヤリーが生じたとすると、その状態はステツ
プＨで検出され、次にステツプＩに進む。このス
テツプＩ及びステツプＩ以降の処理Ｊ、ステツプ
Ｋは、上記ステツプＥ、Ｇ及び処理Ｆと全く同様
な手順で実行されるものであり、ステツプＩで
は、第３図に示す時刻T8までのT7〜T8間クロツ
クパルスφ１，φ２が出力しない動作停止状態と
なる。この状態で、第３図に於る時刻T8で分周
器１０から１秒信号が出力したとすると、上記処
理Ｆと同様な処理Ｊに於てRAM２内の計時レジ
スタに対する計時処理が行なわれ、この処理が終
了した時刻T9でステツプＫを実行した結果第３
図に示す如く数値キー□２が押圧されていたとする
とアンド回路４ｄから出力があり、ステツプＫで
の判断結果は“あり”となつて第２図に示す処理
を終了する。なお、第２図には上記した如く本願
に関連する部分のみしか記していないが、第２図
に示した処理を終了した後は第３図に示す如く置
数あるいは演算の為の処理が実行されるものであ
り、これ等の処理を終了すると再び第２図に示す
処理が実行される如くなつている。
このように、本実施例の場合キーが不必要に所
定時間以上操作され続けた際には、例えば計時用
の分周器の出力を共用して１秒毎に間歇的にキー
の操作状態を検出し、それ以外ではクロツクパル
スを止めていることにより、LSI２１内の実効周
波数を下げることが出来fCV2の関係にある消費
電力を低減させることが出来る。
定時間以上操作され続けた際には、例えば計時用
の分周器の出力を共用して１秒毎に間歇的にキー
の操作状態を検出し、それ以外ではクロツクパル
スを止めていることにより、LSI２１内の実効周
波数を下げることが出来fCV2の関係にある消費
電力を低減させることが出来る。
なお、上記実施例では本願を時計付小型電子式
計算機に適用した場合について述べたが、本願は
これに限られることなく時計を待たない小型電子
式計算機に適用することも可能であり、その他の
小型電子機器に適用することも可能である。
計算機に適用した場合について述べたが、本願は
これに限られることなく時計を待たない小型電子
式計算機に適用することも可能であり、その他の
小型電子機器に適用することも可能である。
以上、詳述した如く本発明は通常各回路にクロ
ツクパルスを出力せずホールト状態として、キー
入力時、演算時等回路動作時のみ各回路にクロツ
クパルスを出力して動作状態とし実効周波数を低
くするクロツク制御方式において、キーが必要以
上に押され続けた場合にも所定時間でクロツクパ
ルスの出力を止めて再びホールト状態としたこと
により、更に実行周波数が低くなる。このため回
路の動作速度を低下することなくCV2の値を小
さくでき、消費電力を低減し得るものである。
ツクパルスを出力せずホールト状態として、キー
入力時、演算時等回路動作時のみ各回路にクロツ
クパルスを出力して動作状態とし実効周波数を低
くするクロツク制御方式において、キーが必要以
上に押され続けた場合にも所定時間でクロツクパ
ルスの出力を止めて再びホールト状態としたこと
により、更に実行周波数が低くなる。このため回
路の動作速度を低下することなくCV2の値を小
さくでき、消費電力を低減し得るものである。
第１図は本発明の一実施例を示すブロツク回路
図、第２図は同実施例の動作を説明するためのフ
ローチヤート及び第３図は同実施例の動作を説明
するためのタイムチヤートである。 １……ROM、２……RAM、６……インストラ
クシヨンデコーダ、７……タイミング信号発出回
路、９……Ｂカウンタ、１０……分周回路、１８
……発振回路。
図、第２図は同実施例の動作を説明するためのフ
ローチヤート及び第３図は同実施例の動作を説明
するためのタイムチヤートである。 １……ROM、２……RAM、６……インストラ
クシヨンデコーダ、７……タイミング信号発出回
路、９……Ｂカウンタ、１０……分周回路、１８
……発振回路。
Claims (1)
- １ 小容量電源で駆動される小型電子機器におい
て、回路駆動用クロツクパルスを発生する手段
と、該手段から出力されるクロツクパルスを該ク
ロツクパルスにより駆動される各回路に選択的に
供給するクロツクパルス供給手段と、演算等の処
理動作終了後にリセツトされ、キーが押圧されて
いる間計数する計数手段と、該計数手段の計数値
が所定値に達したか否かを判断することにより上
記キーが所定時間以上押圧され続けたことを検出
する検出手段と、該検出手段の出力に基づき上記
クロツクパルス供給手段がクロツクパルスを供給
することを禁止する手段とを具備したことを特徴
とする小型電子機器のクロツク制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP42579A JPS5592961A (en) | 1979-01-09 | 1979-01-09 | Clock control system of miniature electronic equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP42579A JPS5592961A (en) | 1979-01-09 | 1979-01-09 | Clock control system of miniature electronic equipment |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5592961A JPS5592961A (en) | 1980-07-14 |
| JPS6223343B2 true JPS6223343B2 (ja) | 1987-05-22 |
Family
ID=11473445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP42579A Granted JPS5592961A (en) | 1979-01-09 | 1979-01-09 | Clock control system of miniature electronic equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5592961A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0648441B2 (ja) * | 1985-10-17 | 1994-06-22 | 松下電器産業株式会社 | 制御装置 |
| JP6795339B2 (ja) | 2016-06-30 | 2020-12-02 | 日本精機株式会社 | ストロークセンサ及び鞍乗り型車両 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52149432A (en) * | 1976-06-08 | 1977-12-12 | Toshiba Corp | Electronic device |
-
1979
- 1979-01-09 JP JP42579A patent/JPS5592961A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5592961A (en) | 1980-07-14 |
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