JPS62242423A - デコ−ダのテスト回路 - Google Patents
デコ−ダのテスト回路Info
- Publication number
- JPS62242423A JPS62242423A JP8676386A JP8676386A JPS62242423A JP S62242423 A JPS62242423 A JP S62242423A JP 8676386 A JP8676386 A JP 8676386A JP 8676386 A JP8676386 A JP 8676386A JP S62242423 A JPS62242423 A JP S62242423A
- Authority
- JP
- Japan
- Prior art keywords
- decoder
- test mode
- circuit
- output
- inputs
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、集積回路に関し、特に、デコーダのテスト回
路に関する。
路に関する。
従来の技術
従来、デコーダのテストは、デコーダの出力の２の２の
をアクティブにするために出力の数だけエンコードされ
たデータを入力して行なわれていた。
をアクティブにするために出力の数だけエンコードされ
たデータを入力して行なわれていた。
第一図は従来におけるデコーダの一例である。
ｌ−ダはエンコードされたデータの入力％／！；−Ｕは
デコーダ入力、Ａ−Ｇはデコーダ出力である。
デコーダ入力、Ａ−Ｇはデコーダ出力である。
この場合には７つのデコーダ出力があるので、デコーダ
のテストは７つのエンコードされたデータについて行わ
なければならない。
のテストは７つのエンコードされたデータについて行わ
なければならない。
発明が解決しようとする問題点
上述した従来のデコーダは、エンコードされたデータの
入力からしかデータを動かせないようになっているので
、デコーダ出力数が大きくなると、その出力数に比例し
てテスト時間が長くなるという欠点がある。
入力からしかデータを動かせないようになっているので
、デコーダ出力数が大きくなると、その出力数に比例し
てテスト時間が長くなるという欠点がある。
また、デコーダ出力が正常か否かの判定は、デコーダ出
力により影響される回路状態が予め求められる期待値と
一致したかどうかにより行われるために、内部の伏線遷
移を伴なう様な部分に使用されている場合にはテストが
困難になり、テスト容易性の要請に反することになる。
力により影響される回路状態が予め求められる期待値と
一致したかどうかにより行われるために、内部の伏線遷
移を伴なう様な部分に使用されている場合にはテストが
困難になり、テスト容易性の要請に反することになる。
特に、従来のマイクロプログラムＲＯＭを例にとると、
ＲＯＭ中のデコーダのテストは命令により生成される
アドレスを送り、そのアドレスに対応した命令が正しく
行われているかどうかを調べるものであった。この場合
、本当は選んだアドレスに対応したマイクロ命令がＲＯ
Ｍから発せられることを確認すべきなのであるが、実際
は端子数の制限によりＲＯＭの出力を直接テストしてい
ないのが実情である。上述した従来のＲＯＭでは、デコ
ーダ部の不良のために、アドレスデコーダからの出力が
ないにもかかわらず、アドレスデコーダが正常に行われ
ているかどうかを容易にテストする手段がないために、
テストを複雑にしているという欠点があった。
ＲＯＭ中のデコーダのテストは命令により生成される
アドレスを送り、そのアドレスに対応した命令が正しく
行われているかどうかを調べるものであった。この場合
、本当は選んだアドレスに対応したマイクロ命令がＲＯ
Ｍから発せられることを確認すべきなのであるが、実際
は端子数の制限によりＲＯＭの出力を直接テストしてい
ないのが実情である。上述した従来のＲＯＭでは、デコ
ーダ部の不良のために、アドレスデコーダからの出力が
ないにもかかわらず、アドレスデコーダが正常に行われ
ているかどうかを容易にテストする手段がないために、
テストを複雑にしているという欠点があった。
本発明は従来の上記事情に鑑みてなされたものであ秒、
従って本発明の目的は、従来の技術に内在する上記諸欠
点を解消することを可能とした新規なデコーダテスト回
路を提供することにある。
従って本発明の目的は、従来の技術に内在する上記諸欠
点を解消することを可能とした新規なデコーダテスト回
路を提供することにある。
問題点を解決するための手段
上記目的を達成するために、本発明に係るテスト回路を
有するデコーダは、デコーダの入力信号をすべてアクテ
ィブにできるような回路と、そのためのテストモード切
替用入力と、デコーダの出力信号がすべてアクティブの
ときにそれを検知して出力することができる回路とを具
備して構成される。
有するデコーダは、デコーダの入力信号をすべてアクテ
ィブにできるような回路と、そのためのテストモード切
替用入力と、デコーダの出力信号がすべてアクティブの
ときにそれを検知して出力することができる回路とを具
備して構成される。
実施例
次に本発明をその好ましい一実施例について図面を参照
して具体的に説明する。
して具体的に説明する。
第７図は本発明の一実施例を示すブロック構成図である
。
。
第７図において、参照番号／−弘はエンコードされたデ
ータの入力、ｊ〜／コはデコーダ入力、Ａ〜Ｇはデコー
ダ出力、Ｔ−ＩＮはテストモード切替用入力、Ｔ−ＯＵ
Ｔはテストモード時の出力をそれぞれ示す。また、／θ
Ｏはデコーダ２００の入力信号！〜／コをすべて１１”
とすることができるＮＡＮＤ回路（図では８個のＮＡＮ
Ｄにより構成されている）。
ータの入力、ｊ〜／コはデコーダ入力、Ａ〜Ｇはデコー
ダ出力、Ｔ−ＩＮはテストモード切替用入力、Ｔ−ＯＵ
Ｔはテストモード時の出力をそれぞれ示す。また、／θ
Ｏはデコーダ２００の入力信号！〜／コをすべて１１”
とすることができるＮＡＮＤ回路（図では８個のＮＡＮ
Ｄにより構成されている）。
−〇〇はデコーダ、３θＯはプリチャージ回路、 ｌ１
００はデコーダ２００の出力Ａ−Ｇがすべてアクティブ
であることを検知して出力することができるＡＮＤ回路
をそれぞれ示している。
００はデコーダ２００の出力Ａ−Ｇがすべてアクティブ
であることを検知して出力することができるＡＮＤ回路
をそれぞれ示している。
テストモード切替用入力Ｔ−ＩＮＫ″Ｏ″を入力すると
ｃ以下通常モード）、デコニダ入力ｓ〜ｌコはエンコー
ドされたデータ人力／−４４の信号とデータ入力ｌ〜ダ
の反転信号となり、第１図はデータ人力／−ＩＩの信号
をデコードするデコーダとなる。テストモード切替用入
力Ｔ−ＩＮに°ｌ′″を入力すると（以下テストモード
）、デコーダ入力ｊ〜１２はデータ入力／〜参の値にか
かわらずすべて１１”となる。テストモードでは、デコ
ーダ内部のトランジスタは全部１オン”した状態になる
ので、デコーダ内部で配線が切れていなければデコーダ
出力Ａ−Ｇはすべて１／”になる。このとき、テストモ
ード時の出力Ｔ −ＯＵＴには＠ｌ″が出力される。デ
コーダ出力Ａ−Ｇのうちどれかに＠θ″が出力されてい
ると、テストモード時の出力Ｔ−ＯＵＴ ＃ｉ＠０”で
ある。つ筐り、テストモードで出力Ｔ −ＯＵＴの値を
見るだけで配線チェックができる。
ｃ以下通常モード）、デコニダ入力ｓ〜ｌコはエンコー
ドされたデータ人力／−４４の信号とデータ入力ｌ〜ダ
の反転信号となり、第１図はデータ人力／−ＩＩの信号
をデコードするデコーダとなる。テストモード切替用入
力Ｔ−ＩＮに°ｌ′″を入力すると（以下テストモード
）、デコーダ入力ｊ〜１２はデータ入力／〜参の値にか
かわらずすべて１１”となる。テストモードでは、デコ
ーダ内部のトランジスタは全部１オン”した状態になる
ので、デコーダ内部で配線が切れていなければデコーダ
出力Ａ−Ｇはすべて１／”になる。このとき、テストモ
ード時の出力Ｔ −ＯＵＴには＠ｌ″が出力される。デ
コーダ出力Ａ−Ｇのうちどれかに＠θ″が出力されてい
ると、テストモード時の出力Ｔ−ＯＵＴ ＃ｉ＠０”で
ある。つ筐り、テストモードで出力Ｔ −ＯＵＴの値を
見るだけで配線チェックができる。
発明の詳細
な説明したように、本発明によれば、従来のデコーダに
デコーダ入力信号をすべて“１”にできるような回路、
及びテストモード切替用入力、デコーダ出力信号がすべ
て６７”の時にそれを検知、出力する回路を付加する事
により、テストモードに切替えてテストモード出力を見
るだけでデコーダのすべての導通テストを同時に行なう
事ができ、デコーダ内部の断線による不良の検知時間を
短かくする効果が得られる。
デコーダ入力信号をすべて“１”にできるような回路、
及びテストモード切替用入力、デコーダ出力信号がすべ
て６７”の時にそれを検知、出力する回路を付加する事
により、テストモードに切替えてテストモード出力を見
るだけでデコーダのすべての導通テストを同時に行なう
事ができ、デコーダ内部の断線による不良の検知時間を
短かくする効果が得られる。
又１本発明は、マイクロプログラムＲＯＭの様に外部か
ら直接的にテストできないものに関して、特に大きな効
果を示す。
ら直接的にテストできないものに関して、特に大きな効
果を示す。
【図面の簡単な説明】
第１図は本発明を適用したデコーダの一実施例を示す回
路構成図である。 ／−ｌ・・・エンコードされたデータの入力、Ｓ〜ｌコ
・・・デコーダ入力、Ａ−Ｇ・・・デコーダ出力、Ｔ−
ＩＮ・・・テストモード切替用入力、Ｔ−ＯＵＴ・・・
テストモード出力、φノ、φコ・・・クロックパルス、
１００・・・ＮＡＮＤ回路、−〇〇・・・デコーダ
、３００・・・プリチャージ回路、ダ００・・・ＡＮＤ
回路 第１図は従来のデコーダの回路図である。 ／〜ｑ・・・エンコードされたデータの入力、７５〜！
、２・・・デコーダ入力、Ａ−Ｇ・・・テコータ出力特
許出願人 日本電気株式会社 代 理 人 弁理士 熊谷雄太部 第２ｔＸｌ
路構成図である。 ／−ｌ・・・エンコードされたデータの入力、Ｓ〜ｌコ
・・・デコーダ入力、Ａ−Ｇ・・・デコーダ出力、Ｔ−
ＩＮ・・・テストモード切替用入力、Ｔ−ＯＵＴ・・・
テストモード出力、φノ、φコ・・・クロックパルス、
１００・・・ＮＡＮＤ回路、−〇〇・・・デコーダ
、３００・・・プリチャージ回路、ダ００・・・ＡＮＤ
回路 第１図は従来のデコーダの回路図である。 ／〜ｑ・・・エンコードされたデータの入力、７５〜！
、２・・・デコーダ入力、Ａ−Ｇ・・・テコータ出力特
許出願人 日本電気株式会社 代 理 人 弁理士 熊谷雄太部 第２ｔＸｌ
Claims (1)
- Ｎ−ｃｈ縦積みで構成されたデコーダにおいてデコーダ
入力信号をすべて“１”とする事ができる手段を持つ回
路と、前記デコーダ入力信号をすべて“１”とするテス
トモードと通常モードとを切り替えるためのテスト入力
手段と、前記デコーダの出力がすべてアクティブである
事を検知して出力することができる回路とを含むことを
特徴としたデコーダのテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8676386A JPS62242423A (ja) | 1986-04-14 | 1986-04-14 | デコ−ダのテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8676386A JPS62242423A (ja) | 1986-04-14 | 1986-04-14 | デコ−ダのテスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62242423A true JPS62242423A (ja) | 1987-10-23 |
Family
ID=13895786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8676386A Pending JPS62242423A (ja) | 1986-04-14 | 1986-04-14 | デコ−ダのテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62242423A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0379550U (ja) * | 1989-12-04 | 1991-08-14 | ||
| JP2002032053A (ja) * | 2000-07-18 | 2002-01-31 | Fujitsu Ltd | データドライバ及びそれを用いた表示装置 |
-
1986
- 1986-04-14 JP JP8676386A patent/JPS62242423A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0379550U (ja) * | 1989-12-04 | 1991-08-14 | ||
| JP2002032053A (ja) * | 2000-07-18 | 2002-01-31 | Fujitsu Ltd | データドライバ及びそれを用いた表示装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| AU681698B2 (en) | A method and device for testing of an integrated circuit | |
| JPS62242423A (ja) | デコ−ダのテスト回路 | |
| US6230291B1 (en) | Microcomputer including burn-in test circuit and burn-in test method thereof including mode switching device | |
| US6256761B1 (en) | Integrated electronic module with hardware error infeed for checking purposes | |
| JPH0192673A (ja) | カウンタ・テスト装置 | |
| JPS62116271A (ja) | テスト回路 | |
| JPS62132182A (ja) | 試験回路付大規模集積回路 | |
| JP2861001B2 (ja) | 入出力回路 | |
| JPH02195723A (ja) | プログラマブルロジックアレイ | |
| JPS60101649A (ja) | 電子計算機の診断装置 | |
| JPH0225548B2 (ja) | ||
| JPH0495885A (ja) | 大規模集積回路故障検出回路 | |
| JPH0512458A (ja) | １チツプマイクロコンピユータ | |
| JPH03266137A (ja) | 情報処理装置 | |
| JPS6373340A (ja) | 電源制御装置 | |
| JPH09274611A (ja) | マイクロコンピュータ | |
| JPH0265433A (ja) | 端末制御回路 | |
| JPH01221684A (ja) | 信号遅延試験のクロック制御回路 | |
| JPH01126740A (ja) | 擬障回路 | |
| JPH02118475A (ja) | 論理集積回路 | |
| JPS61170835A (ja) | 論理集積回路パツケ−ジ | |
| JPH05240926A (ja) | 集積回路装置 | |
| JPS62125441A (ja) | １チツプマイクロコンピユ−タ | |
| JPH04289475A (ja) | 半導体集積回路の検査装置 | |
| JPS60222933A (ja) | マイクロ命令制御回路 |