JPS62245596A - リフレツシユ方式 - Google Patents
リフレツシユ方式Info
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- JPS62245596A JPS62245596A JP61087955A JP8795586A JPS62245596A JP S62245596 A JPS62245596 A JP S62245596A JP 61087955 A JP61087955 A JP 61087955A JP 8795586 A JP8795586 A JP 8795586A JP S62245596 A JPS62245596 A JP S62245596A
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- JP
- Japan
- Prior art keywords
- refresh
- time
- signal
- mpu
- memory
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
- G06F13/161—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement
- G06F13/1636—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement using refresh
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、パーソナルコンピュータ（以下、パソコンと
いう）などのメモリに用いて好適なリフレッシュ方式に
関する。
いう）などのメモリに用いて好適なリフレッシュ方式に
関する。
一般に、パソコンに用いられる半導体メモリとしては、
ダイナミック形メモリと呼ばれるタイプのものが使用さ
れる。これは安価で部品面積が小さくなる利点があるた
めであるが、その反面、情報の読み出し動作を定期的に
行なって情報の更新（すなわち、リフレッシュ）を行な
わなければ、情報が失なわれてしまうという欠点がある
。
ダイナミック形メモリと呼ばれるタイプのものが使用さ
れる。これは安価で部品面積が小さくなる利点があるた
めであるが、その反面、情報の読み出し動作を定期的に
行なって情報の更新（すなわち、リフレッシュ）を行な
わなければ、情報が失なわれてしまうという欠点がある
。
パソコンにおけるメモリは、その用途から中央演算処理
装置（以下、Ｍ Ｐ Ｕという）用の情報を記憶するメ
モリ（以下、システムメモリという）と、種々の表示情
報を記憶する表示メモリの２つに大別することが出来る
。これらのうち、表示メモリのリフレッシュは表示のた
めの表示情報読み出しによって行ない、システムメモリ
のリフレッシュは別に手段を設けて行なうのが一般的で
ある。
装置（以下、Ｍ Ｐ Ｕという）用の情報を記憶するメ
モリ（以下、システムメモリという）と、種々の表示情
報を記憶する表示メモリの２つに大別することが出来る
。これらのうち、表示メモリのリフレッシュは表示のた
めの表示情報読み出しによって行ない、システムメモリ
のリフレッシュは別に手段を設けて行なうのが一般的で
ある。
特に、システムメモリのリフレッシュを任意に行なうと
、リフレッシュのためのメモリアクセスと、Ｍ Ｐ Ｔ
Ｊ等からのメモリアクセスが衝突してしまうので、互い
に影響を与えないように注意を要する。その方法として
は、強制的にＭ Ｐ Ｕを止めて行なう方法と、Ｍ Ｐ
Ｕの動作の空き時間に行なう方法の２つに分けられる
が、ＭＰＵの処理効率の点からみると、後者の方が優れ
ている。
、リフレッシュのためのメモリアクセスと、Ｍ Ｐ Ｔ
Ｊ等からのメモリアクセスが衝突してしまうので、互い
に影響を与えないように注意を要する。その方法として
は、強制的にＭ Ｐ Ｕを止めて行なう方法と、Ｍ Ｐ
Ｕの動作の空き時間に行なう方法の２つに分けられる
が、ＭＰＵの処理効率の点からみると、後者の方が優れ
ている。
パソコンにおけるＭＰＵとしては、インテル社の８０８
８．８０８６等の８０系ＭＰＵが現在広く用いられてい
る。これらは、ＭＰＵクロックが複数個でｌＭＰＵサイ
クルを形成しており、ＭＰＵ動作によって１サイクルの
クロック数がまちまちである。そのために、非定期的に
空き時間が生じる。そこで、かかるＭ Ｐ ｔＪのシス
テムメモリに対しては、例えば、特開昭５８−１．９２
１４８号公報に開示されるように、空き時間を検知する
手段を設け、空き時間が検出されるとリフレッシュする
方式がとられていた。
８．８０８６等の８０系ＭＰＵが現在広く用いられてい
る。これらは、ＭＰＵクロックが複数個でｌＭＰＵサイ
クルを形成しており、ＭＰＵ動作によって１サイクルの
クロック数がまちまちである。そのために、非定期的に
空き時間が生じる。そこで、かかるＭ Ｐ ｔＪのシス
テムメモリに対しては、例えば、特開昭５８−１．９２
１４８号公報に開示されるように、空き時間を検知する
手段を設け、空き時間が検出されるとリフレッシュする
方式がとられていた。
しかし、この方式によると、ＭＰＵの空き時間毎にリフ
レッシュすることとなり、必要以上にリフレッシュ回数
が多くなって無駄に電力を消費するという問題があった
。
レッシュすることとなり、必要以上にリフレッシュ回数
が多くなって無駄に電力を消費するという問題があった
。
本発明の目的は、」―記従来技術の問題点を解消し、消
費電力を低減可能としたリフレッシュ方式を提供するに
ある。
費電力を低減可能としたリフレッシュ方式を提供するに
ある。
リフレッシュが終了する毎に時間を計測し、一定時間経
過後のＭ Ｐ ＴＪの動作空き時間に次のリフレッシュ
を行ない、この一定時間を、Ｍ Ｐ Ｕの処理効率が低
下しない程度に設定する。
過後のＭ Ｐ ＴＪの動作空き時間に次のリフレッシュ
を行ない、この一定時間を、Ｍ Ｐ Ｕの処理効率が低
下しない程度に設定する。
メモリのリフレッシュ回数が低減する。
以下、本発明の実施例を図面を用いて説明する。
第１図は本発明によるリフレッシュ方式の一実施例を示
すブロック図であって、１はＭＰＵ、２はリフレッシュ
カウンタ（以下、カウンタという）、３はデータバスバ
ッファ、４はアドレスラッチ回路、５はバス切換回路、
６は読み書き可能な記憶装置（以下、Ｄ Ｒ，Ａ Ｍと
いう）、７は読出し専用ｔ）煕憶装置（以下、ＲＯＭと
いう）、８はリフレッノ”レユ許可装置、９は発振器で
ある。
すブロック図であって、１はＭＰＵ、２はリフレッシュ
カウンタ（以下、カウンタという）、３はデータバスバ
ッファ、４はアドレスラッチ回路、５はバス切換回路、
６は読み書き可能な記憶装置（以下、Ｄ Ｒ，Ａ Ｍと
いう）、７は読出し専用ｔ）煕憶装置（以下、ＲＯＭと
いう）、８はリフレッノ”レユ許可装置、９は発振器で
ある。
同図において、ＭＰＵ１は、たとえばインテル社製１６
ビツトマイクロコンピユータ８０８８などであって、発
振器９が出力するクロック１５に、 ３ 。
ビツトマイクロコンピユータ８０８８などであって、発
振器９が出力するクロック１５に、 ３ 。
よって動作し、クロック１５の複数サイクルでシステム
バス信号１０としてアドレス信号を出力すると同時に、
アドレスラッチ信号１７を出方する。
バス信号１０としてアドレス信号を出力すると同時に、
アドレスラッチ信号１７を出方する。
アドレスラッチ回路４は、アドレスラッチ信号１７を受
けると、このシステムバス信号１ｏのアドレス値を次に
アドレスラッチ信号１７を受けるまで保持する。バス切
換回路５は、リフレッシュ許可装置８からのリフレッシ
ュ許可信号９がロウレベルの（以下、１１ Ｌ ＩＩと
いう）とき、アドレスラッチ回路４の出力を選択し、ハ
イレベル（以下、ｉｔ Ｈｌ＋という）のとき、カウン
タ２の出力を選択して夫々出力する。リフレッシュ許可
装置８は発振器９からのリフレッシュタイミング信号１
６、アドレスラッチ信号１７および読み書き制御信号１
８を入力とし、リフレッシュすべきときには“Ｈ”とな
り、それ以外のときには“Ｌ １１となるリフレッシュ
許可信号１９を出力する。
けると、このシステムバス信号１ｏのアドレス値を次に
アドレスラッチ信号１７を受けるまで保持する。バス切
換回路５は、リフレッシュ許可装置８からのリフレッシ
ュ許可信号９がロウレベルの（以下、１１ Ｌ ＩＩと
いう）とき、アドレスラッチ回路４の出力を選択し、ハ
イレベル（以下、ｉｔ Ｈｌ＋という）のとき、カウン
タ２の出力を選択して夫々出力する。リフレッシュ許可
装置８は発振器９からのリフレッシュタイミング信号１
６、アドレスラッチ信号１７および読み書き制御信号１
８を入力とし、リフレッシュすべきときには“Ｈ”とな
り、それ以外のときには“Ｌ １１となるリフレッシュ
許可信号１９を出力する。
なお、ｒ）ＲＡ、Ｍ６はデータバスバッファ３を介して
Ｍ Ｐ ＴＪ １によってデータの読み書きが行なわれ
るダイナミック形メモリであり、リフレッシュ・ ４
・ を行なうべきものである。また、ＲＯＭ７はＭＰＵ１が
動作するためのプログラムなどを記憶している。
Ｍ Ｐ ＴＪ １によってデータの読み書きが行なわれ
るダイナミック形メモリであり、リフレッシュ・ ４
・ を行なうべきものである。また、ＲＯＭ７はＭＰＵ１が
動作するためのプログラムなどを記憶している。
次に、この実施例の動作を説明するが、まず、第２図を
用いてこの実施例におけるＭＰＵ１とＤＲＡＭ６．ＲＯ
Ｍとのデータ授受動作を説明する。
用いてこの実施例におけるＭＰＵ１とＤＲＡＭ６．ＲＯ
Ｍとのデータ授受動作を説明する。
この場合には、リフレッシュ許可信号１９は“Ｌ”のま
まなので、バス切換回路５は常にアドレスラッチ回路４
の出力を選択してＤＲＡＭ６に与える。
まなので、バス切換回路５は常にアドレスラッチ回路４
の出力を選択してＤＲＡＭ６に与える。
いま、クロック１５のＴＩサイクルでＭＰＵＩがシステ
ムバス信号１０を出力すると、これと同時に出力される
アドレスラッチ信号１７により、アドレスラッチ回＠＠
４はこのシステムバス信号１０のアドレス値を保持し、
この値のシステムア゛ドレス信号１２を出力する。タロ
ツク１５のＴ２サイクルに入ると、Ｍ Ｐ Ｕ １は読
み書き制御信号１８を“Ｈ”から“１． ＩＩに反転し
、ＤＲＡＭ６゜ＲＯＭ７にデータ読み出しを指示する。
ムバス信号１０を出力すると、これと同時に出力される
アドレスラッチ信号１７により、アドレスラッチ回＠＠
４はこのシステムバス信号１０のアドレス値を保持し、
この値のシステムア゛ドレス信号１２を出力する。タロ
ツク１５のＴ２サイクルに入ると、Ｍ Ｐ Ｕ １は読
み書き制御信号１８を“Ｈ”から“１． ＩＩに反転し
、ＤＲＡＭ６゜ＲＯＭ７にデータ読み出しを指示する。
ＤＲＡＭ６はアドレス及びこの１８ Ｊ、 １１の読み
書き制御信号１８を受けて、アドレスラッチ回路４から
バス切換回路５を介して入力されるシステムアドレス信
号１２で指定されるアドレスのデータ１１を出力する。
書き制御信号１８を受けて、アドレスラッチ回路４から
バス切換回路５を介して入力されるシステムアドレス信
号１２で指定されるアドレスのデータ１１を出力する。
このデータ１１はデータバスバッファ３で保持され、Ｍ
ＰＵ１はクロック１５の次のＴ３サイクルの後半でこの
データ１１を取り込む。
ＰＵ１はクロック１５の次のＴ３サイクルの後半でこの
データ１１を取り込む。
以」１０手順’ｔ−ＭＰＵ１とＤＲＡＭ６．ＲＯＭ７ど
のデータの授受を行なっているが、ＤＲＡＭ６゜ＲＯＭ
７は、読み書き制御信号１８が“Ｔ、′の期間のみＭＰ
ＵＩと接続すればよく、Ｔｌ、Ｔ４サイクルでは、ＭＰ
ＵＩから切り放しされても良い。
のデータの授受を行なっているが、ＤＲＡＭ６゜ＲＯＭ
７は、読み書き制御信号１８が“Ｔ、′の期間のみＭＰ
ＵＩと接続すればよく、Ｔｌ、Ｔ４サイクルでは、ＭＰ
ＵＩから切り放しされても良い。
したがって、この期間を空き時間として利用し、リフレ
ッシュを行なうことができる。
ッシュを行なうことができる。
次に、第３図を用いてこの実施例でリフレッシュをする
場合について説明する。
場合について説明する。
いま、発振器９からのリフレッシュタイミング′信号１
６が“Ｈ１１とすると、ＭＰＵＩとＤＲＡＭ６、ＲＯＭ
７どのデータの授受が終了して読み書き制御信号１８が
′Ｈ″となったとき、リフレッシュ許可装置８はリフレ
ッシュ許可信号１９をｕ Ｌ １１からｔＬ ＨＩＩに
反転し、同時に、発振器９を制御してリフレッシュタイ
ミング信号１６をＩＩＬ”にする。リフレッシュ許可信
号１９が“Ｈ′′となったことにより、バス切換装置５
はカウンタ２の出力であるリフレッシュアドレス１４を
選択し。
６が“Ｈ１１とすると、ＭＰＵＩとＤＲＡＭ６、ＲＯＭ
７どのデータの授受が終了して読み書き制御信号１８が
′Ｈ″となったとき、リフレッシュ許可装置８はリフレ
ッシュ許可信号１９をｕ Ｌ １１からｔＬ ＨＩＩに
反転し、同時に、発振器９を制御してリフレッシュタイ
ミング信号１６をＩＩＬ”にする。リフレッシュ許可信
号１９が“Ｈ′′となったことにより、バス切換装置５
はカウンタ２の出力であるリフレッシュアドレス１４を
選択し。
メモリアドレス１３として出力する。これにより、ＤＲ
ＡＭ６のメモリアドレス１；３で指定されるアドレスが
リフレッシュされる。またこれと同時に、カウンタ２は
リフレッシュ許可信号１９が“Ｈ”になることでカラン
１−アップし、新しいリフレッシュアドレス１４を出力
する。
ＡＭ６のメモリアドレス１；３で指定されるアドレスが
リフレッシュされる。またこれと同時に、カウンタ２は
リフレッシュ許可信号１９が“Ｈ”になることでカラン
１−アップし、新しいリフレッシュアドレス１４を出力
する。
このように、Ｍ Ｐ ［１１にとっては、Ｔ４サイクル
からＴ１サイクルにかけては、Ｍ Ｐ ｔＪ １とＤＲ
ＡＭ６を切り離してもよいので、このリフレッシュ許可
信号１９が１１ ＨＩＩの期間にリフレッシュする。
からＴ１サイクルにかけては、Ｍ Ｐ ｔＪ １とＤＲ
ＡＭ６を切り離してもよいので、このリフレッシュ許可
信号１９が１１ ＨＩＩの期間にリフレッシュする。
＋１．、）：：ロック１５の次のＴ１サイクルが始まり
、アドレスラッチ信号１７が一旦“Ｈ”になり、再び“
Ｌ”に戻るとリフレッシュ許可装置８はリフレッシュ許
可信号１９を“Ｌ”にする。これによっ・ ７ ・ てバス切換装ｗ５はシステムアドレス信号１２を選択し
、メモリアドレス１３としてＤＲＡＭ６やＲＯＭ７に送
る。
、アドレスラッチ信号１７が一旦“Ｈ”になり、再び“
Ｌ”に戻るとリフレッシュ許可装置８はリフレッシュ許
可信号１９を“Ｌ”にする。これによっ・ ７ ・ てバス切換装ｗ５はシステムアドレス信号１２を選択し
、メモリアドレス１３としてＤＲＡＭ６やＲＯＭ７に送
る。
その後、リフレッシュタイミング信号１６は一定時間Ｉ
ＩＩ、″′に保持され、リフレッシュ許可装置８はリフ
レッシュ許可信号１９を“Ｈ”にしない。
ＩＩ、″′に保持され、リフレッシュ許可装置８はリフ
レッシュ許可信号１９を“Ｈ”にしない。
この一定時間経過後、リフレッシュタイミング信号１６
は“Ｈ”となり、上記の動作が繰り返えされてＤＲＡＭ
６の次のリフレッシュが行なわれる。
は“Ｈ”となり、上記の動作が繰り返えされてＤＲＡＭ
６の次のリフレッシュが行なわれる。
このように、時分割でＤＲＡＭ６をアクセスすることで
、ＭＰＵＩの処理速度を低下させることなく、ＤＲＡＭ
６のリフレッシュを行なうことができる。
、ＭＰＵＩの処理速度を低下させることなく、ＤＲＡＭ
６のリフレッシュを行なうことができる。
なお、上記の説明では、ＭＰＵＩが１回ＤＲＡＭ６をア
クセスするのにＴｌ、Ｔ２．Ｔ３．Ｔ４サイクルの４サ
イクルを要するものであったが、ＤＲＡＭ６の動作が遅
くてこれに間に合わない場合もある。そのため、ＭＰｔ
Ｊｌの処理動作中、Ｔ２サイクルとＴ３サイクルの間に
ウェイトサイクル（以下、ＴＷサイクルという）を複数
個設け、° ８ ゛ タイミングを合わせることができる特徴を持っている。
クセスするのにＴｌ、Ｔ２．Ｔ３．Ｔ４サイクルの４サ
イクルを要するものであったが、ＤＲＡＭ６の動作が遅
くてこれに間に合わない場合もある。そのため、ＭＰｔ
Ｊｌの処理動作中、Ｔ２サイクルとＴ３サイクルの間に
ウェイトサイクル（以下、ＴＷサイクルという）を複数
個設け、° ８ ゛ タイミングを合わせることができる特徴を持っている。
しかし、この場合でも、第４図に示すように、Ｔ４サイ
クル、Ｔ１サイクルにかけてのリフレッシュサイクルは
何の影響もなく同様にリフレッシュできる。
クル、Ｔ１サイクルにかけてのリフレッシュサイクルは
何の影響もなく同様にリフレッシュできる。
次に、リフレッシュを行なう間隔について説明する。
現在、一般に使用されているＩ） １２ Ａ Ｍ ６は
、４ミリ秒間に２５６アドレスを変化させて読み出すこ
とでリフレッシュできる。すなわち、上記実施例では、
ＤＲＡＭ６がリフレッシュされてからリフレッシュタイ
ミング信号１６が“Ｈ”になるまでの上記一定時間を遺
書設定し、１５．６７４９０秒に１アドレスずつ読み出
せばよい。Ｍ Ｐ Ｕ １の一般的な動作速度はＴｎサ
イクルが２００ナノ秒であるから、従来例では、−１〕
記のように、４つのサイクル（Ｔｌ〜Ｔ ４ ）がＭＰ
ＵＩの単位処理時間とすると、 ８００ナノ秒／１５．６マイクロ秒＝ １／２０にリフ
レッシュ回数を減らすことができ、リフレッシュに伴な
う電力消費をそれだけ抑えることができる。
、４ミリ秒間に２５６アドレスを変化させて読み出すこ
とでリフレッシュできる。すなわち、上記実施例では、
ＤＲＡＭ６がリフレッシュされてからリフレッシュタイ
ミング信号１６が“Ｈ”になるまでの上記一定時間を遺
書設定し、１５．６７４９０秒に１アドレスずつ読み出
せばよい。Ｍ Ｐ Ｕ １の一般的な動作速度はＴｎサ
イクルが２００ナノ秒であるから、従来例では、−１〕
記のように、４つのサイクル（Ｔｌ〜Ｔ ４ ）がＭＰ
ＵＩの単位処理時間とすると、 ８００ナノ秒／１５．６マイクロ秒＝ １／２０にリフ
レッシュ回数を減らすことができ、リフレッシュに伴な
う電力消費をそれだけ抑えることができる。
また、第１図におけるリフレッシュ許可装置８は第５図
に示すような構成で＃ｍに実現できるものであり、コス
ト上昇も問題にならない。
に示すような構成で＃ｍに実現できるものであり、コス
ト上昇も問題にならない。
以上説明したように、本発明によれば、ＭＰＵ］の稼動
効率を全く低下させることなく、リフレッシュ回数を少
なくすることができて消費電力を抑えることができ、し
かも、そのために増える回路も前記のようにＴ Ｔ Ｔ
、数個で実現可能であって経済的でもある。
効率を全く低下させることなく、リフレッシュ回数を少
なくすることができて消費電力を抑えることができ、し
かも、そのために増える回路も前記のようにＴ Ｔ Ｔ
、数個で実現可能であって経済的でもある。
第１図は本発明によるリフレッシュ方式の一実施例を示
すブロック図、第２図は第１図におけるＭ Ｐ ＵとＤ
ＲＡＭ、ＲＯＭとのデータ授受動作を説明するためのタ
イミング図、第３図および第４図は同じくリフレッシュ
動作を説明するためのタイミング図、第５図は第１図に
おけるリフレッシュ許可装置の一具体例を示す構成図で
ある。 １・・・Ｍｐｕ、２ ・カウンタ、４・・アドレスラッ
チ回路、５・・バス１２Ｊ換￥ｊＷ＋ ６・・１．）Ｒ
ＡＭ、８・・リフレッシュ許可装置、９・発振器。
すブロック図、第２図は第１図におけるＭ Ｐ ＵとＤ
ＲＡＭ、ＲＯＭとのデータ授受動作を説明するためのタ
イミング図、第３図および第４図は同じくリフレッシュ
動作を説明するためのタイミング図、第５図は第１図に
おけるリフレッシュ許可装置の一具体例を示す構成図で
ある。 １・・・Ｍｐｕ、２ ・カウンタ、４・・アドレスラッ
チ回路、５・・バス１２Ｊ換￥ｊＷ＋ ６・・１．）Ｒ
ＡＭ、８・・リフレッシュ許可装置、９・発振器。
Claims (1)
- １、中央処理装置がメモリとデータの授受を行なう期間
以外の空き時間に該メモリをリフレッシュするようにし
たリフレッシュ方式において、該中央処理装置の該メモ
リとのデータ授受動作終了後、一定時間計測し、該一定
時間経過後の前記空き時間に該メモリの次のリフレッシ
ュを行なうようにしたことを特徴とするリフレッシュ方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61087955A JPS62245596A (ja) | 1986-04-18 | 1986-04-18 | リフレツシユ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61087955A JPS62245596A (ja) | 1986-04-18 | 1986-04-18 | リフレツシユ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62245596A true JPS62245596A (ja) | 1987-10-26 |
Family
ID=13929293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61087955A Pending JPS62245596A (ja) | 1986-04-18 | 1986-04-18 | リフレツシユ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62245596A (ja) |
-
1986
- 1986-04-18 JP JP61087955A patent/JPS62245596A/ja active Pending
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