JPS62247460A - 命令制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概　要コ 本発明はベクトル処理装置のアクセスパイプライン、若
しくは演算パイプラインの命令制御において、パイプラ
インの空きタイミングを減少させるため、管理レジスタ
の段数を、パイプラインの起動された時点からベクトル
レジスタへの書込みまでのサイクル数と、ベクトルレジ
スタのバンクのアクセスタイミングの周期とから求まる
最適段数にて構成するようにしたもので、これによりパ
イプラインの有効利用が可能となる。

［産業上の利用分野〕 本発明は、ベクトル処理装置のパイプラインにおける命
令制御方式に関する。

ベクトル処理装置は、大量の科学技術計算、特にマトリ
クス演算を高速に実行できる処理装置であり、処理の単
位を細かく分けて流れ作業方式に次々に処理するパイプ
ライン方式を用いる。

ベクトル処理装置は、ますます処理速度の向上を要求さ
れているが、そのためには、゛まず、できる限り各パイ
プラインを休みなく動作させることである。そのために
は、パイプラインに途切れなく命令を供給する命令制御
方式が必要となる。

し従来の技術〕 第３図は従来例の構成を示すブロック図であって、ベク
トル処理装置および主記憶装置から本発明関連部分を抽
出して示したものである。

図において、ｌは１つ若しくは複数個存在するアクセス
パイプラインであって、主記憶装置（ＭＳＵ）および主
記憶制御装置（ＭＣＵ）からなる主記憶部とベクトルレ
ジスタ（ＶＲ）２との間のデータ転送を行う。

３は、１つ若しくは複数個の存在する演算パイプライン
であって、ベクトルレジスタ（ＶＲ）２からデータを読
み出しつつ演算し、結果をベクトルレジスタ（ＶＲ）２
に書き込む。

４はアクセスパイプライン用の管理レジスタであり、５
は演算パイプライン用の管理レジスタである。

従来、この管理レジスタ４および５は、■当該パイプラ
インがデータを読出し中であることを示すＲステージと
、■データを転送中若しくは演算中であることを示すＳ
ステージと、■データ若しくは演算結果をベクトルレジ
スタ（ＶＲ）２に書込み中であることを示すＷステージ
の３段で構成されていた。

Ｒステージでは、命令が管理レジスタに投入されてから
、少なくともデータの読出しが完了するまではその値が
保持されており、さらにＳステージにその値が遷移する
まで保持しつづける。

Ｓステージでは、Ｒステージより受は取った値をベクト
ルレジスタの書込みが開始される時点まで保持している
。

ベクトルレジスタへの書込みが開始されると、Ｓステー
ジの命令はＷステージへ遷移し、Ｓステージは新たな命
令を受は付けられる状態となる。

Ｗステージでは、ベクトルレジスタへの書込みが完了す
るまで、その値を保持しつづける。

第４図は、従来例による管理レジスタの動作状況を示す
タイムチャートである。パイプラインおよび管理レジス
タの動作を説明すると次のとおりである。

まず、最初の命令ＡがＲステージに投入されるとデータ
が読み出され、初期状態ではＳステージが空いているか
ら直ちにＳステージに移され、演算若しくは主記憶部と
のデータ転送が終るまで保持される。

演算若しくはデータ転送が終るとＡの命令はＷステージ
に遷移され、Ｓステージは次の命令Ｂを受付可能となり
、命令ＢはＲステージからＳステージへ遷移される。

Ｗステージでは命令へのデータのベクトルレジスタへの
書込みが終ると、命令Ｂを受付可能となり、命令Ｂが遷
移され、命令Ｂのデータの書込みが行われる。

Ｓステージでは命令Ｂが遷移された後命令Ｃが遷移され
、命令Ｃの演算若しくはデータ転送が行われ、これが終
るまで保持される。即ち、命令Ｃは命令Ａのデータの書
込みが終り命令ＢがＳステージから遷移されて始めてＳ
ステージに入れられて演算若しくはデータ転送が開始さ
れ、これの終るまで保持される。

従って、図に示すように、連続して実行してもよい命令
が途切れ途切れに実行される。

［発明が解決しようとする問題点］ 上記に説明したように、従来の構成では連続して実行し
てもよい命令が、管理レジスタの段数の制限から、パイ
プラインに空きが生じ、パイプラインの有効利用が行わ
れないことが生じていた。

本発明は、このような従来の問題点を解消した新規な命
令制御方式を提供しようとするものである。

［問題点を解決するための手段］ 第１図は本発明の命令制御方式の原理ブロック図を示す
。

第１図において、第３図と同一の符号は同一の対象物を
示す。

アクセスパイプライン用の管理レジスタは、ベクトルレ
ジスタのバンクのアクセスタイミングの周期をＴとし、
アクセスパイプラインの起動時点からベクトルレジスタ
への書込み開始までのアクセスタイミング時間をＮ１と
したとき、次の（１）式若しくは（２）式で表される段
数Ｐ１で構成する。

Ｐ＋　＝Ｎ＋　／Ｔ＋　ｌ・−・−・−・−・−・−・
・−・・・・・（１）（Ｎ＋／Ｔが整数のとき） Ｐ　＋　＝　（Ｎ　Ｉ／　Ｔ）　＋　２−−−−−−−
−一・・−・−・・（２）（Ｎ＋／Ｔが整数でないとき
、ここに、〔〕はガウス記号であり〔〕内の商を越えず
これに最も近い整数を示す。） 演算パイプライン用の管理レジスタについては、同様に
演算パイプラインの起動時点からベクトルレジスタへの
書込み開始までのアクセスタイミング時間をＮ２とした
とき、つぎの（３）式若しくは（４）式で表される段数
Ｐ２で構成する。

Ｐ２　＝Ｎ２　／Ｔ＋　１−・−−一一一一一−・・・
−一一一−−−−・・−・・−（３）（Ｎ２／Ｔが整数
のとき） Ｐ２−　（Ｎ２　／Ｔ）＋　２−・・−・−・−−−−
−−・−・・−（４）（Ｎ２／Ｔが整数でないとき） ［作用］ 一つの命令に対する読出しが、ベクトルレジスタのバン
クのアクセスタイミングの周期Ｔのうちに終了するよう
な場合、続出しが開始されてからその命令の完了までに
、アクセスパイプラインではＮｌ　＋Ｔ、演算パイプラ
インではＮ２　＋Ｔだけの時間がかかる。

このとき、命令の実行開始は、最煩時には周期Ｔごとに
行われる。

従って、アクセスパイプラインの管理レジスタでは、Ｎ
ｌ　＋ＴがＴで割り切れるときは、Ｎ、＋ＴをＴで割っ
た商の値のステージ段数を用意し、Ｎｌ　＋ＴがＴで割
り切れないときは、（（Ｎｌ　＋Ｔ）／Ｔ）＋　１段の
ステージを用意すれば、これに対応できる。

演算パイプラインの管理レジスタについては、同様な理
由により、Ｎ２　＋ＴがＴで割り切れるときには（Ｎ２
　＋Ｔ）／Ｔ段のステージを用意し、割り切れないとき
は、 （（Ｎ２　＋Ｔ）／Ｔ）＋　１段のステージを用意すれ
ば、対応できる。

上記のように本発明の命令制御方式によれば、管理レジ
スタのステージ段数をパイプラインの起動時点からベク
トルレジスタへの書込み開始時点までのサイクル数とベ
クトルレジスタのバンクのアクセスタイミングの周期か
ら求めた値とするので、パイプラインを空きなく使用す
るための最少の段数、即ち最適段数の命令管理レジスタ
で構成される。

［実施例］ 以下第２図に示す実施例により、本発明をさらに具体的
に説明する。

第２図は、本発明の実施例による管理レジスタの動作状
況を示すタイムチャートである。

本実施例は、アクセスパイプラインの起動時点からベク
トルレジスタへのデータ書込みの開始時点までのサイク
ル数が３．５サイクル、即ち、Ｎｌ−３，５Ｔ　　の場
合である。

従って、前記の（２）式によって、Ｐ＋　−５となり、
管理レジスタは５段で構成されている。

５段のステージを、各々Ｒ，Ｓ＋、３２．Ｓ、、Ｗと呼
ぶことにする。

以下、第２図に従ってパイプラインおよび管理レジスタ
の動作を説明する。

（１）第１の命令ＡがＲステージに投入される。

（２）初期状態で各ステージは空きであるので、命令Ａ
は１クロツク後ＳＩステージに遷移され、さらに１クロ
ツク後Ｓ２ステージに遷移され、さらに１クロツタ後Ｓ
３ステージに遷移され、保持される。命令Ａによるデー
タ転送は開始される。

（３）次のサイクルで第２の命令ＢがＲステージに投入
され、Ｓｌステージ、Ｓ２ステージが空きであるので、
１クロツク後Ｓｌステージに遷移され、さらにｌクロッ
ク後Ｓ２ステージに遷移され、保持され、命令Ｂによる
データ転送が開始される。

（４）次のサイクルでは、第３の命令ＣがＲステージに
投入され、Ｓｌステージが空きであるので、直ちにＳ１
ステージに遷移され、命令Ｂによるデータ転送が開始さ
れる。

（５）次のサイクルでは、第４の命令りがＲステージに
投入され、サイクルの中間で命令Ａによる書込みが開始
するので８３ステージの命令ＡはＷステージに遷移され
、ベクトルレジスタへの書込みが行われる。また、Ｓ３
ステージが空くことが認識されるので命令ＢはＳ３ステ
ージに遷移され、命令ＣはＳ２ステージへ遷移され、命
令りはＳｌステージに遷移される。

（６）次のサイクルでは、第５の命令ＥがＲステージに
投入され、サイクルの中間で命令Ａによるベクトルレジ
スタへのデータ書込みが終了すると同時に、命令Ｂによ
るベクトルレジスタへのデータ書込みが開始するので、
Ｓ３ステージの命令ＢはＷステージに遷移される。Ｓ３
ステージの空くことが認識されるので、命令ＣはＳ３ス
テージに遷移され、命令りはＳ２ステージへ遷移され、
命令ＥはＳ＋　ステージに遷移される。

（７）次のサイクルでは、サイクルの中間で命令Ｂによ
るベクトルレジスタへのデータ書込みは終了し、Ｓ３ス
テージ　の命令ＣはＷステージに遷移され、ベクトルレ
ジスタへの書込みが行われる。命令りはＳ〕ステージに
遷移され、命令ＥはＳ２ステージへ遷移される。

上記のようにして、サイクルＴごとに、Ｒステージに命
令が投入でき、パイプラインは途切れることなく有効に
動作する。

以上、アクセスパイプライン用管理レジスタについて説
明したが、演算パイプライン用管理レジスタについても
、Ｐ２　＝　（Ｎ２　／Ｔ）＋２段のステージとするこ
とにより同様に演算パイプラインを途切れなく動作させ
ることができる。

［発明の効果］ 以上説明のように本発明によれば、管理レジスタのステ
ージ段数が最適化される、Ｓステージの待ちがＲステー
ジに影響を与えなくなり、命令処理効率を上昇するもの
で、その実用上の効果は橿めて大である。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の実施例による管理レジスタの動作を示
すタイムチャート、 第３図は従来例の構成を示すブロック図、第４図は従来
例による管理レジスタの動作を示すタイムチャートであ
る。 図面において、 ｌはアクセスパイプライン、 ２はベクトルレジスタ（ＶＲ）、 ３は演算パイプライン、 ４はアクセスパイプライン用管理レジスタ、５は演算パ
イプライン用管理レジスタ、ＭＣＵは主記憶制御装置、 ＭＳＵ、は主記憶装置、 をそれぞれ示す。 本発明の原理ブロック図 ＲＳＩ　　　Ｓ２　　ＳＩ　　Ｗ 本発明の実施例による管理レジスタの動作を示すタイム
チャート第　　２　　図 従来例の構成を示すブロック図 １８３　　図 ：　　　　ｌ　　　　）　　　　ｌ　　　　１　　　　
］　　　　ｌ　　　　１　　　　］　　　　１従来例に
よる管理レジスタの動作を示すタイムチャート第　　４
　　図

Claims (1)

1. 【特許請求の範囲】 １つ乃至複数個のデータエレメントを同時にアクセス可
   能な複数個のバンクに分割されたベクトルレジスタ（２
   ）と、該ベクトルレジスタ（２）と記憶装置間のデータ
   転送を行う１つ乃至複数個のアクセスパイプライン（１
   ）と、前記ベクトルレジスタ（２）からのデータを読み
   出しつつ演算して結果を前記ベクトルレジスタ（２）に
   書き込む１つ乃至複数個の演算パイプライン（３）とを
   備えたベクトル処理装置において、 前記アクセスパイプライン（１）及び／又は演算パイプ
   ライン（３）の起動時点からベクトルレジスタへの書込
   み時点までの時間をＮとし、前記ベクトルレジスタ（２
   ）のアクセスタイミングの周期をＴとしたとき、 前記アクセスパイプライン（１）及び／又は演算パイプ
   ライン（３）の中の命令の状態を管理する管理レジスタ
   （４及び／又は５）の段数を、下記の式で表されるＰと
   するよう構成したことを特徴とする命令制御方式。 Ｐ＝Ｎ／Ｔ＋１（Ｎ／Ｔが整数のとき） Ｐ＝〔Ｎ／Ｔ〕＋２（Ｎ／Ｔが整数でないとき）（ただ
   し、〔　〕はガウス記号である。）