JPH087743B2 - 命令制御装置 - Google Patents
命令制御装置Info
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- JPH087743B2 JPH087743B2 JP7954286A JP7954286A JPH087743B2 JP H087743 B2 JPH087743 B2 JP H087743B2 JP 7954286 A JP7954286 A JP 7954286A JP 7954286 A JP7954286 A JP 7954286A JP H087743 B2 JPH087743 B2 JP H087743B2
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- instruction
- pipeline
- stage
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- register
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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Description
【発明の詳細な説明】 〔概 要〕 本発明はベクトル処理装置のアクセスパイプライン、
若しくは演算パイプラインの命令制御において、パイプ
ラインの空きタイミングを減少させるため、管理レジス
タの段数を、パイプラインの起動された時点からベクト
ルレジスタへの書込みまでのサイクル数と、ベクトルレ
ジスタのバンクのアクセスタイミングの周期とから求ま
る最適段数にて構成するようにしたもので、これにより
パイプラインの有効利用が可能となる。
若しくは演算パイプラインの命令制御において、パイプ
ラインの空きタイミングを減少させるため、管理レジス
タの段数を、パイプラインの起動された時点からベクト
ルレジスタへの書込みまでのサイクル数と、ベクトルレ
ジスタのバンクのアクセスタイミングの周期とから求ま
る最適段数にて構成するようにしたもので、これにより
パイプラインの有効利用が可能となる。
本発明は、ベクトル処理装置のパイプラインにおける
命令制御装置に関する。
命令制御装置に関する。
ベクトル処理装置は、大量の科学技術計算、特にマト
リクス演算を高速に実行できる処理装置であり、処理の
単位を細かく分けて流れ作業方式に次々に処理するパイ
プライン方式を用いる。
リクス演算を高速に実行できる処理装置であり、処理の
単位を細かく分けて流れ作業方式に次々に処理するパイ
プライン方式を用いる。
ベクトル処理装置は、益々処理速度の向上を要求され
ているが、それには先ず、できる限り各パイプラインを
休みなく動作させることである。そのためには、パイプ
ラインに途切れなく命令を供給する命令制御装置が必要
となる。
ているが、それには先ず、できる限り各パイプラインを
休みなく動作させることである。そのためには、パイプ
ラインに途切れなく命令を供給する命令制御装置が必要
となる。
第３図は従来例の構成を示すブロック図であって、ベ
クトル処理装置および主記憶部から本発明関連部分を抽
出して示したものである。
クトル処理装置および主記憶部から本発明関連部分を抽
出して示したものである。
図において、１は一つ若しくは複数個存在するアクセ
スパイプラインであって、主記憶装置（MSU）および主
記憶制御装置（MCU）からなる主記憶部と、ベクトルデ
ータを記憶する高速動作のベクトルレジスタ（VR）２と
の間のデータ転送を行う。
スパイプラインであって、主記憶装置（MSU）および主
記憶制御装置（MCU）からなる主記憶部と、ベクトルデ
ータを記憶する高速動作のベクトルレジスタ（VR）２と
の間のデータ転送を行う。
３は一つ若しくは複数個存在する演算パイプラインで
あって、ベクトルレジスタ（VR）２からデータを読み出
しつつ演算し、結果をベクトルレジスタ（VR）２に書き
込む。
あって、ベクトルレジスタ（VR）２からデータを読み出
しつつ演算し、結果をベクトルレジスタ（VR）２に書き
込む。
４はアクセスパイプライン１用の管理レジスタであ
り、５は演算パイプライン３用の管理レジスタである。
り、５は演算パイプライン３用の管理レジスタである。
この管理レジスタ4,5は図示しない命令制御部にあ
り、各々が対応する各パイプライン1,3での状態を正し
く把握して、各パイプライン1,3での命令の投入・実行
を最適にするために使用される。第３図における管理レ
ジスタ４からアクセスパイプライン１への矢印，および
管理レジスタ５から演算パイプライン３への矢印はそれ
ぞれの対応関係を示している。
り、各々が対応する各パイプライン1,3での状態を正し
く把握して、各パイプライン1,3での命令の投入・実行
を最適にするために使用される。第３図における管理レ
ジスタ４からアクセスパイプライン１への矢印，および
管理レジスタ５から演算パイプライン３への矢印はそれ
ぞれの対応関係を示している。
従来、この管理レジスタ４および５は、当該パイプ
ラインがデータを読出し中であることを示すＲステージ
と、データを転送中若しくは演算中であることを示す
Ｓステージと、データ若しくは演算結果をベクトルレ
ジスタ（VR）２に書込み中であることを示すＷステージ
の３段で構成されていた。
ラインがデータを読出し中であることを示すＲステージ
と、データを転送中若しくは演算中であることを示す
Ｓステージと、データ若しくは演算結果をベクトルレ
ジスタ（VR）２に書込み中であることを示すＷステージ
の３段で構成されていた。
Ｒステージでは、命令が管理レジスタに投入されてか
ら、少なくともデータの読出しが完了するまではその値
が保持されており、さらにＳステージにその値が遷移す
るまで保持し続ける。
ら、少なくともデータの読出しが完了するまではその値
が保持されており、さらにＳステージにその値が遷移す
るまで保持し続ける。
Ｓステージでは、Ｒステージより受け取った値をベク
トルレジスタの書込みが開始される時点まで保持してい
る。
トルレジスタの書込みが開始される時点まで保持してい
る。
ベクトルレジスタへの書込みが開始されると、Ｓステ
ージの命令はＷステージへ遷移し、Ｓステージは新たな
命令を受け付けられる状態となる。
ージの命令はＷステージへ遷移し、Ｓステージは新たな
命令を受け付けられる状態となる。
Ｗステージでは、ベクトルレジスタへの書込みが完了
するまで、その値を保持し続ける。
するまで、その値を保持し続ける。
第４図は、従来例による管理レジスタの動作状況を示
すタイムチャートである。パイプラインおよび管理レジ
スタの動作を説明すると次のとおりである。
すタイムチャートである。パイプラインおよび管理レジ
スタの動作を説明すると次のとおりである。
先ず、最初の命令ＡがＲステージに投入されるとデー
タが読み出され、初期状態ではＳステージが空いている
から直ちにＳステージに移され、演算若しくは主記憶部
とのデータ転送が終わるまで保持される。Ｒステージに
は次のサイクルで命令Ｂが投入される。
タが読み出され、初期状態ではＳステージが空いている
から直ちにＳステージに移され、演算若しくは主記憶部
とのデータ転送が終わるまで保持される。Ｒステージに
は次のサイクルで命令Ｂが投入される。
Ｓステージでは命令Ａの演算若しくはデータ転送が終
わると命令ＡはＷステージに遷移され、Ｓステージは次
の命令Ｂを受付可能となり、命令ＢはＲステージからＳ
ステージへ遷移される。
わると命令ＡはＷステージに遷移され、Ｓステージは次
の命令Ｂを受付可能となり、命令ＢはＲステージからＳ
ステージへ遷移される。
Ｗステージでは命令Ａのデータのベクトルレジスタへ
の書込みが行われ、これが終わると、命令Ｂを受付可能
となり、命令Ｂが遷移され、命令Ｂのデータの書込みが
行われる。
の書込みが行われ、これが終わると、命令Ｂを受付可能
となり、命令Ｂが遷移され、命令Ｂのデータの書込みが
行われる。
Ｓステージでは命令Ｂが遷移された後命令Ｃが遷移さ
れ、命令Ｃの演算若しくはデータ転送が行われ、これが
終わるまで保持される。即ち、命令Ｃは命令Ａのデータ
の書込みが終わり命令ＢがＳステージからＷステージに
遷移されて始めてＳステージに入れられて演算若しくは
データ転送が開始され、それが終わるまで保持される。
れ、命令Ｃの演算若しくはデータ転送が行われ、これが
終わるまで保持される。即ち、命令Ｃは命令Ａのデータ
の書込みが終わり命令ＢがＳステージからＷステージに
遷移されて始めてＳステージに入れられて演算若しくは
データ転送が開始され、それが終わるまで保持される。
従って、命令ＣはＳステージにおいての演算若しくは
データ転送が終わって始めてＷステージに遷移されデー
タの書込みが行われるので、図に示すように、連続して
実行してもよい命令が途切れ途切れに実行される。
データ転送が終わって始めてＷステージに遷移されデー
タの書込みが行われるので、図に示すように、連続して
実行してもよい命令が途切れ途切れに実行される。
上記に説明したように、従来の構成では連続して実行
してもよい命令が、管理レジスタの段数の制限から、パ
イプラインに空きが生じ、パイプラインの有効利用が行
われないということが生じていた。
してもよい命令が、管理レジスタの段数の制限から、パ
イプラインに空きが生じ、パイプラインの有効利用が行
われないということが生じていた。
本発明は、このような従来の問題点を解消した新規な
命令制御装置を提供しようとするものである。
命令制御装置を提供しようとするものである。
第１図は本発明の命令制御装置の原理ブロック図を示
す。
す。
第１図において、第３図と同一の符号は同一の対象物
を示す。
を示す。
また、この第１図の管理レジスタ4,5も従来例の説明
で使用した第３図と同様に図示しない命令制御部にあ
り、各々が対応する各パイプライン1,3での状態を正し
く把握して、各パイプライン1,3での命令の投入・実行
を最適にするために使用される。第１図における管理レ
ジスタ４からアクセスパイプライン１への矢印，および
管理レジスタ５から演算パイプライン３への矢印も第３
図と同様にそれぞれの対応関係を示している。
で使用した第３図と同様に図示しない命令制御部にあ
り、各々が対応する各パイプライン1,3での状態を正し
く把握して、各パイプライン1,3での命令の投入・実行
を最適にするために使用される。第１図における管理レ
ジスタ４からアクセスパイプライン１への矢印，および
管理レジスタ５から演算パイプライン３への矢印も第３
図と同様にそれぞれの対応関係を示している。
アクセスパイプライン１用の管理レジスタ４は、ベク
トルレジスタ２のバンクのアクセスタイミングの周期を
Ｔとし、同じ種類の複数の命令により定まるアクセスパ
イプライン１の起動時点からベクトルレジスタ２への書
込み開始までのアクセスタイミング時間をN1としたと
き、次の（１）式若しくは（２）式で表される段数P1で
構成する。
トルレジスタ２のバンクのアクセスタイミングの周期を
Ｔとし、同じ種類の複数の命令により定まるアクセスパ
イプライン１の起動時点からベクトルレジスタ２への書
込み開始までのアクセスタイミング時間をN1としたと
き、次の（１）式若しくは（２）式で表される段数P1で
構成する。
P1＝N1/T＋１ ……（１） （N1/Tが整数のとき） P1＝〔N1/T〕＋２ ……（２） （N1/Tが整数でないとき、ここに〔 〕はガウス記号で
あり〔 〕内の商を越えずこれに最も近い整数を示
す。） 演算パイプライン３用の管理レジスタ５については、
同様に演算パイプライン３の起動時点からベクトルレジ
スタ２への書込み開始までのアクセスタイミング時間を
N2としたとき、次の（３）式若しくは（４）式で表され
る段数P2で構成する。
あり〔 〕内の商を越えずこれに最も近い整数を示
す。） 演算パイプライン３用の管理レジスタ５については、
同様に演算パイプライン３の起動時点からベクトルレジ
スタ２への書込み開始までのアクセスタイミング時間を
N2としたとき、次の（３）式若しくは（４）式で表され
る段数P2で構成する。
P2＝N2/T＋１ ……（３） （N2/Tが整数のとき） P2＝〔N2/T〕＋１ ……（４） （N2/Tが整数でないとき） ベクトル処理装置においては一般的に、アクセスパイ
プライン１の起動からベクトルレジスタへの書込み開始
時点までの時間N1は、必ずしも一定ではないが、同じ種
類の複数の命令毎に固定時間であり、また演算パイプラ
イン３の起動時点からベクトルレジスタ２への書込み開
始時点までの時間N2も、同じ種類の複数の命令により定
まる固定時間である。
プライン１の起動からベクトルレジスタへの書込み開始
時点までの時間N1は、必ずしも一定ではないが、同じ種
類の複数の命令毎に固定時間であり、また演算パイプラ
イン３の起動時点からベクトルレジスタ２への書込み開
始時点までの時間N2も、同じ種類の複数の命令により定
まる固定時間である。
アクセスパイプライン（１）および演算パイプライン
（３）の起動時点からベクトルレジスタ（２）への書込
み開始時点までの時間Ｎが同じ種類の複数の命令により
異なり、これから算出した段数Ｐが異なる場合には、そ
の命令種類のうち最も使用頻度の高い命令種類による時
間Ｎから算出した段数Ｐをもって管理レジスタ（４およ
び５）を構成する。
（３）の起動時点からベクトルレジスタ（２）への書込
み開始時点までの時間Ｎが同じ種類の複数の命令により
異なり、これから算出した段数Ｐが異なる場合には、そ
の命令種類のうち最も使用頻度の高い命令種類による時
間Ｎから算出した段数Ｐをもって管理レジスタ（４およ
び５）を構成する。
一つの命令に対する読出しが、ベクトルレジスタ２の
バンクのアクセスタイミングの周期Ｔのうちに終了する
ような場合、読出しが開始されてからその命令の完了ま
でに、アクセスパイプライン１ではN1＋Ｔ、演算パイプ
ライン３ではN2＋Ｔだけの時間がかかる。
バンクのアクセスタイミングの周期Ｔのうちに終了する
ような場合、読出しが開始されてからその命令の完了ま
でに、アクセスパイプライン１ではN1＋Ｔ、演算パイプ
ライン３ではN2＋Ｔだけの時間がかかる。
このとき、命令の実行開始は、最繁時には周期Ｔごと
に行われる。
に行われる。
従って、アクセスパイプライン１の管理レジスタ４で
は、N1＋ＴがＴで割り切れるときは、N1＋ＴをＴで割っ
た商の値のステージ段数を用意し、N1＋ＴがＴで割り切
れないときは、〔（N1＋Ｔ）/T〕＋２段のステージを用
意すれば、これに対応できる。
は、N1＋ＴがＴで割り切れるときは、N1＋ＴをＴで割っ
た商の値のステージ段数を用意し、N1＋ＴがＴで割り切
れないときは、〔（N1＋Ｔ）/T〕＋２段のステージを用
意すれば、これに対応できる。
演算パイプライン３の管理レジスタ５については、同
様な理由により、N2＋ＴがＴで割り切れるときはN2＋Ｔ
をＴで割った商の値のステージ段数を用意し、N2＋Ｔが
Ｔで割り切れないときは、〔（N2＋Ｔ）/T〕＋２段のス
テージを用意すれば、対応できる。
様な理由により、N2＋ＴがＴで割り切れるときはN2＋Ｔ
をＴで割った商の値のステージ段数を用意し、N2＋Ｔが
Ｔで割り切れないときは、〔（N2＋Ｔ）/T〕＋２段のス
テージを用意すれば、対応できる。
上記のように本発明の命令制御装置によれば、管理レ
ジスタ4,5のステージ段数をパイプラインの起動時点か
らベクトルレジスタ２への書込み開始時点までのサイク
ル数とベクトルレジスタ２のバンクのアクセスタイミン
グの周期から求めた値とするので、パイプラインを空き
なく使用するための最小の段数、即ち最適段数の命令管
理レジスタで構成することができる。
ジスタ4,5のステージ段数をパイプラインの起動時点か
らベクトルレジスタ２への書込み開始時点までのサイク
ル数とベクトルレジスタ２のバンクのアクセスタイミン
グの周期から求めた値とするので、パイプラインを空き
なく使用するための最小の段数、即ち最適段数の命令管
理レジスタで構成することができる。
以下第２図に示す実施例により、本発明をさらに具体
的に説明する。
的に説明する。
第２図は、本発明の一実施例による管理レジスタの動
作状況を示すタイムチャートである。
作状況を示すタイムチャートである。
本実施例は、アクセスパイプラインの起動時点からベ
クトルレジスタへのデータ書込みの開始時点までのサイ
クル数が3.5サイクル、即ち、N1＝3.5Tの場合である。
クトルレジスタへのデータ書込みの開始時点までのサイ
クル数が3.5サイクル、即ち、N1＝3.5Tの場合である。
従って、前記の（２）式によって、P1＝５となり、管
理レジスタは５段で構成されている。
理レジスタは５段で構成されている。
５段のステージを、各々R,S1,S2,S3,Wと呼ぶことにす
る。
る。
以下、第２図に従ってパイプラインおよび管理レジス
タの動作を説明する。
タの動作を説明する。
（１）第１の命令ＡがＲステージに投入される。
（２）初期状態で各ステージは空きであるので、命令Ａ
は１クロック後S1ステージに遷移され、さらに１クロッ
ク後S2ステージに遷移され、さらに１クロック後S3ステ
ージに遷移され、保持される。命令Ａによるデータ転送
が開始される。
は１クロック後S1ステージに遷移され、さらに１クロッ
ク後S2ステージに遷移され、さらに１クロック後S3ステ
ージに遷移され、保持される。命令Ａによるデータ転送
が開始される。
（３）次のサイクルで第２の命令ＢがＲステージに投入
され、S1ステージ、S2ステージが空きであるので、１ク
ロック後S1ステージに遷移され、さらに１クロック後S2
ステージに遷移され、保持され、命令Ｂによるデータ転
送が開始される。
され、S1ステージ、S2ステージが空きであるので、１ク
ロック後S1ステージに遷移され、さらに１クロック後S2
ステージに遷移され、保持され、命令Ｂによるデータ転
送が開始される。
（４）次のサイクルでは、第３の命令ＣがＲステージに
投入され、S1ステージが空きであるので、直ちにS1ステ
ージに遷移され、命令Ｃによるデータ転送が開始され
る。
投入され、S1ステージが空きであるので、直ちにS1ステ
ージに遷移され、命令Ｃによるデータ転送が開始され
る。
（５）次のサイクルでは、第４の命令ＤがＲステージに
投入され、サイクルの中間で命令Ａによる書込みが開始
するのでS3ステージの命令ＡはＷステージに遷移され、
ベクトルレジスタへの書込みが行われる。また、S3ステ
ージが空くことが認識されるので命令ＢはS3ステージに
遷移され、命令ＣはS2ステージへ遷移され、命令ＤはS1
ステージに遷移される。
投入され、サイクルの中間で命令Ａによる書込みが開始
するのでS3ステージの命令ＡはＷステージに遷移され、
ベクトルレジスタへの書込みが行われる。また、S3ステ
ージが空くことが認識されるので命令ＢはS3ステージに
遷移され、命令ＣはS2ステージへ遷移され、命令ＤはS1
ステージに遷移される。
（６）次のサイクルでは、第５の命令ＥがＲステージに
投入され、サイクルの中間で命令Ａによるベクトルレジ
スタへのデータ書込みが終了すると同時に、命令Ｂによ
るベクトルレジスタへのデータ書込みが開始するので、
S3ステージの命令ＢはＷステージに遷移される。S3ステ
ージの空くことが認識されるので、命令ＣはS3ステージ
に遷移され、命令ＤはS2ステージへ遷移され、命令Ｅは
S1ステージに遷移される。
投入され、サイクルの中間で命令Ａによるベクトルレジ
スタへのデータ書込みが終了すると同時に、命令Ｂによ
るベクトルレジスタへのデータ書込みが開始するので、
S3ステージの命令ＢはＷステージに遷移される。S3ステ
ージの空くことが認識されるので、命令ＣはS3ステージ
に遷移され、命令ＤはS2ステージへ遷移され、命令Ｅは
S1ステージに遷移される。
（７）次のサイクルでは、サイクルの中間で命令Ｂによ
るベクトルレジスタへのデータ書込みは終了し、S3ステ
ージの命令ＣはＷステージに遷移され、ベクトルレジス
タへの書込みが行われる。命令ＤはS3ステージに遷移さ
れ、命令ＥはS2ステージへ遷移される。
るベクトルレジスタへのデータ書込みは終了し、S3ステ
ージの命令ＣはＷステージに遷移され、ベクトルレジス
タへの書込みが行われる。命令ＤはS3ステージに遷移さ
れ、命令ＥはS2ステージへ遷移される。
上記のようにして、サイクルＴごとに、Ｒステージに
命令が投入でき、パイプラインは途切れることなく有効
に動作する。
命令が投入でき、パイプラインは途切れることなく有効
に動作する。
以上、アクセスパイプライン用管理レジスタについて
説明したが、演算パイプライン用管理レジスタについて
も、P2＝〔N2/T〕＋２段のステージとすることにより同
様に演算パイプラインを途切れなく動作させることがで
きる。
説明したが、演算パイプライン用管理レジスタについて
も、P2＝〔N2/T〕＋２段のステージとすることにより同
様に演算パイプラインを途切れなく動作させることがで
きる。
〔発明の効果〕 以上説明のように本発明によれば、パイプラインの管
理レジスタのステージ段数が最適化され、Ｓステージの
待ちがＲステージに影響を与えなくなり、命令処理効率
を上昇するもので、その実用上の効果は極めて大であ
る。
理レジスタのステージ段数が最適化され、Ｓステージの
待ちがＲステージに影響を与えなくなり、命令処理効率
を上昇するもので、その実用上の効果は極めて大であ
る。
第１図は本発明の原理ブロック図、 第２図は本発明の一実施例による管理レジスタの動作を
示すタイムチャート、 第３図は従来例の構成を示すブロック図、 第４図は従来例による管理レジスタの動作を示すタイム
チャートである。 図面において、 １はアクセスパイプライン、 ２はベクトルレジスタ（VR） ３は演算パイプライン、 ４はアクセスパイプライン用管理レジスタ、 ５は演算パイプライン用管理レジスタ、 MCUは主記憶制御装置、 MSUは主記憶装置、 をそれぞれ示す。
示すタイムチャート、 第３図は従来例の構成を示すブロック図、 第４図は従来例による管理レジスタの動作を示すタイム
チャートである。 図面において、 １はアクセスパイプライン、 ２はベクトルレジスタ（VR） ３は演算パイプライン、 ４はアクセスパイプライン用管理レジスタ、 ５は演算パイプライン用管理レジスタ、 MCUは主記憶制御装置、 MSUは主記憶装置、 をそれぞれ示す。
Claims (1)
- 【請求項１】１つ乃至複数個のデータエレメントを同時
にアクセス可能な複数個のバンクに分割されたベクトル
レジスタ（２）と、該ベクトルレジスタ（２）と記憶装
置間のデータ転送を行う１つ乃至複数個のアクセスパイ
プライン（１）と、前記ベクトルレジスタ（２）からの
データを読み出しつつ演算して結果を前記ベクトルレジ
スタ（２）に書き込む１つ乃至複数個の演算パイプライ
ン（３）とを備えたベクトル処理装置におけるパイプラ
インの命令制御装置において、 同じ種類の複数の命令によって定まる前記アクセスパイ
プライン（１）および演算パイプライン（３）の起動時
点からベクトルレジスタ（２）への書込み開始時点まで
の時間をＮとし、前記ベクトルレジスタ（２）のアクセ
スタイミングの周期であって前記各命令を順次読み込む
周期をＴとしたとき、 前記アクセスパイプライン（１）および演算パイプライ
ン（３）の中の命令の状態を管理する管理レジスタ（４
および５）の読出しステージ，転送または演算ステー
ジ，書込みステージの合計段数を、下記の式で表される
Ｐとするよう構成したことを特徴とする命令制御装置。 Ｐ＝N/T＋１（N/Tが整数のとき） Ｐ＝〔N/T〕＋２（N/Tが整数でないとき） （ただし、〔 〕はガウス記号である。）
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7954286A JPH087743B2 (ja) | 1986-04-07 | 1986-04-07 | 命令制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7954286A JPH087743B2 (ja) | 1986-04-07 | 1986-04-07 | 命令制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62247460A JPS62247460A (ja) | 1987-10-28 |
| JPH087743B2 true JPH087743B2 (ja) | 1996-01-29 |
Family
ID=13692883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7954286A Expired - Fee Related JPH087743B2 (ja) | 1986-04-07 | 1986-04-07 | 命令制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH087743B2 (ja) |
-
1986
- 1986-04-07 JP JP7954286A patent/JPH087743B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62247460A (ja) | 1987-10-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |