JPS62260424A - 半導体論理回路 - Google Patents
半導体論理回路Info
- Publication number
- JPS62260424A JPS62260424A JP61104057A JP10405786A JPS62260424A JP S62260424 A JPS62260424 A JP S62260424A JP 61104057 A JP61104057 A JP 61104057A JP 10405786 A JP10405786 A JP 10405786A JP S62260424 A JPS62260424 A JP S62260424A
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- JP
- Japan
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- level
- transistor
- signal
- semiconductor logic
- logic circuit
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
Landscapes
- Engineering & Computer Science (AREA)
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- Logic Circuits (AREA)
- Physics & Mathematics (AREA)
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- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体論理回路に関し、特に、プログラマブル
素子の情報を介して出力信号のレベルを切替制御する半
導体論理回路に関する。
素子の情報を介して出力信号のレベルを切替制御する半
導体論理回路に関する。
従来、この種の半導体論理回路においては、出力信号の
レベルをＴ Ｔ Ｌ （Ｔｒａｎｓｉｓｔｏｒ Ｔｒａ
ｎｓｉｓｔｏｒＬｏｇｉｃ）レベルからＥ ＣＬ （Ｅ
ｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏ−ｇｉｃ）レベル
にレベル変換し、またはＥＣＬレベルからＴＴＬレベル
にレベル変換するために、レベル変換専用のＩＣを用い
るか、あるいはまた、半導体論理回路の出力端子を、Ｅ
ＣＬレベル出力用端子とＥＣＬレベル出力用端子とに分
離し、必要に応じてボード上において配線を変更するこ
とが行われている。
レベルをＴ Ｔ Ｌ （Ｔｒａｎｓｉｓｔｏｒ Ｔｒａ
ｎｓｉｓｔｏｒＬｏｇｉｃ）レベルからＥ ＣＬ （Ｅ
ｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏ−ｇｉｃ）レベル
にレベル変換し、またはＥＣＬレベルからＴＴＬレベル
にレベル変換するために、レベル変換専用のＩＣを用い
るか、あるいはまた、半導体論理回路の出力端子を、Ｅ
ＣＬレベル出力用端子とＥＣＬレベル出力用端子とに分
離し、必要に応じてボード上において配線を変更するこ
とが行われている。
上述した従来の半導体論理回路においては、出力信号の
レベル変換の方法としてレベル変換用のＩＣが余分に必
要となり、この結果ボードにおける占有面積が大きくな
るため配線の長さも長大化し、配線による信号の遅延量
が増大するという欠点がある。また、出力端子をＥＣＬ
用とＴＴＬ用とに分離する場合には、半導体論理回路を
形成するＩＣケースとしては多数の出力ビンが必要とな
り、ＩＣケースの寸法が大型化することが欠点となって
いる。
レベル変換の方法としてレベル変換用のＩＣが余分に必
要となり、この結果ボードにおける占有面積が大きくな
るため配線の長さも長大化し、配線による信号の遅延量
が増大するという欠点がある。また、出力端子をＥＣＬ
用とＴＴＬ用とに分離する場合には、半導体論理回路を
形成するＩＣケースとしては多数の出力ビンが必要とな
り、ＩＣケースの寸法が大型化することが欠点となって
いる。
本発明の半導体論理回路は、インバータ作用を介してコ
レクタより信号を出力する第１のトランジスタのコレク
タと、エミッタホロワ作用を介してエミッタより信号を
出力する第２のトランジスタのエミッタとが連結されて
形成される出力回路を備える半導体論理回路において、
前記半導体論理回路の出力信号を、所定のプログラマブ
ル素子の情報を介して、前記第１のトランジスタより出
力するか、または前記第２のトランジスタより出力する
か、を選択制御する手段を備えて構成される。
レクタより信号を出力する第１のトランジスタのコレク
タと、エミッタホロワ作用を介してエミッタより信号を
出力する第２のトランジスタのエミッタとが連結されて
形成される出力回路を備える半導体論理回路において、
前記半導体論理回路の出力信号を、所定のプログラマブ
ル素子の情報を介して、前記第１のトランジスタより出
力するか、または前記第２のトランジスタより出力する
か、を選択制御する手段を備えて構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の要部を示す回路図である。
第１図に示されるように、本実施例は、トランジスタ１
〜８と、抵抗９〜１７と、電流源１８と、プログラマブ
ル素子として作用するヒユーズ１９と、を備えている。
〜８と、抵抗９〜１７と、電流源１８と、プログラマブ
ル素子として作用するヒユーズ１９と、を備えている。
第１図において、端子５３よりは所定の直流電圧が供給
され、トランジスタ６．７および８と、抵抗１５．１６
および１７と、プログラマブル素子として作用するヒユ
ーズ１つとは、出力選択制御回路２０を形成しており、
端子５２から入力される制御信号を介してヒユーズ１９
は熔断されずに閉路状態に置かれるか、または熔断され
て開路状態に置かれる。ヒユーズ１つが閉路状態にある
場合には、トランジスタ６および７のベースに高電位が
印加され、両トランジスタは動作状態となり、トランジ
スタ８は非動作状態となる。従って、トランジスタ６お
よび８のコレクタにおける制御信号１０２および１０３
は、それぞれ低レベルおよび高レベルとなる。また、ヒ
ユーズ１９が開路状態にある場合には、トランジスタ６
および７は非動作状態となり、トランジスタ８は動作状
態となる。従って、制御信号１０２および１０３は、そ
れぞれ高レベルおよび低レベルとなる。
され、トランジスタ６．７および８と、抵抗１５．１６
および１７と、プログラマブル素子として作用するヒユ
ーズ１つとは、出力選択制御回路２０を形成しており、
端子５２から入力される制御信号を介してヒユーズ１９
は熔断されずに閉路状態に置かれるか、または熔断され
て開路状態に置かれる。ヒユーズ１つが閉路状態にある
場合には、トランジスタ６および７のベースに高電位が
印加され、両トランジスタは動作状態となり、トランジ
スタ８は非動作状態となる。従って、トランジスタ６お
よび８のコレクタにおける制御信号１０２および１０３
は、それぞれ低レベルおよび高レベルとなる。また、ヒ
ユーズ１９が開路状態にある場合には、トランジスタ６
および７は非動作状態となり、トランジスタ８は動作状
態となる。従って、制御信号１０２および１０３は、そ
れぞれ高レベルおよび低レベルとなる。
一方、端子５１から入力される内部信号１０１は、トラ
ンジスタ１および２、抵抗９．１０および１１、および
電流源１８より成る差動増幅器により増幅され、エミッ
タホロワとして作用するトランジスタのベースに入力さ
れるとともに、トランジスタ３のベースにも直接入力さ
れる。ヒユーズ１９が閉路状態にある時には制御信号１
０２は低レベルとなり、トランジスタ４は非動作状態に
なるものの、制御信号１０３は高レベルにあるためトラ
ンジスタ５は動作状態になり、トランジスタ３のエミッ
タより出力される内部信号は、トランジスタ５のコレク
タより端子５５を介して出力される。また、ヒユーズ１
９が開路状態にある時には制御信号１０２は高レベルと
なり、トランジスタ４が動作状態になるため、前記差動
増幅器を介してトランジスタ４のベースに入力される内
部信号は、トランジスタ４のエミッタより端子５５を介
して出力される。言うまでもなく、この場合にはトラン
ジスタ５は非動作状態にあり、トランジスタ５のコレク
タから内部信号が出力されることはない、すなわち、プ
ログラマブル素子として機能するヒユーズ１つの閉路状
態または開路状態のいずれかの状態に対応して、端子５
１から入力される内部信号は、端子５３よりＴＴＬレベ
ルの信号として出力されるか、またはＥＣＬレベルの信
号として出力される。
ンジスタ１および２、抵抗９．１０および１１、および
電流源１８より成る差動増幅器により増幅され、エミッ
タホロワとして作用するトランジスタのベースに入力さ
れるとともに、トランジスタ３のベースにも直接入力さ
れる。ヒユーズ１９が閉路状態にある時には制御信号１
０２は低レベルとなり、トランジスタ４は非動作状態に
なるものの、制御信号１０３は高レベルにあるためトラ
ンジスタ５は動作状態になり、トランジスタ３のエミッ
タより出力される内部信号は、トランジスタ５のコレク
タより端子５５を介して出力される。また、ヒユーズ１
９が開路状態にある時には制御信号１０２は高レベルと
なり、トランジスタ４が動作状態になるため、前記差動
増幅器を介してトランジスタ４のベースに入力される内
部信号は、トランジスタ４のエミッタより端子５５を介
して出力される。言うまでもなく、この場合にはトラン
ジスタ５は非動作状態にあり、トランジスタ５のコレク
タから内部信号が出力されることはない、すなわち、プ
ログラマブル素子として機能するヒユーズ１つの閉路状
態または開路状態のいずれかの状態に対応して、端子５
１から入力される内部信号は、端子５３よりＴＴＬレベ
ルの信号として出力されるか、またはＥＣＬレベルの信
号として出力される。
以下説明したように、本発明は、プログラマブル素子の
情報を介して、極めて容易に出力信号のレベルを、ＥＣ
ＬレベルまたはＴＴＬレベルのいずれかに選択制御する
ことができるという効果がある。
情報を介して、極めて容易に出力信号のレベルを、ＥＣ
ＬレベルまたはＴＴＬレベルのいずれかに選択制御する
ことができるという効果がある。
第１図は本発明の一実施例の要部を示す回路図である。
Claims (1)
- インバータ作用を介してコレクタより信号を出力する第
１のトランジスタのコレクタと、エミッタホロワ作用を
介してエミッタより信号を出力する第２のトランジスタ
のエミッタとが連結されて形成される出力回路を備える
半導体論理回路において、前記半導体論理回路の出力信
号を、所定のプログラム素子の情報を介して、前記第１
のトランジスタより出力するか、または前記第２のトラ
ンジスタより出力するか、を選択制御する手段を備える
ことを特徴とする半導体論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61104057A JPS62260424A (ja) | 1986-05-06 | 1986-05-06 | 半導体論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61104057A JPS62260424A (ja) | 1986-05-06 | 1986-05-06 | 半導体論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62260424A true JPS62260424A (ja) | 1987-11-12 |
Family
ID=14370559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61104057A Pending JPS62260424A (ja) | 1986-05-06 | 1986-05-06 | 半導体論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62260424A (ja) |
-
1986
- 1986-05-06 JP JP61104057A patent/JPS62260424A/ja active Pending
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