JPS62281443A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS62281443A JPS62281443A JP12333186A JP12333186A JPS62281443A JP S62281443 A JPS62281443 A JP S62281443A JP 12333186 A JP12333186 A JP 12333186A JP 12333186 A JP12333186 A JP 12333186A JP S62281443 A JPS62281443 A JP S62281443A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- semiconductor integrated
- integrated circuit
- logic
- basic cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
［産業上の利用分野］
この発明は、半導体集積回路装置技術、さらには論理用
半導体集積回路装置に適用して有効な技術に関するもの
で、たとえば、ゲートアレイに利用して有効な技術に関
するものである。
半導体集積回路装置に適用して有効な技術に関するもの
で、たとえば、ゲートアレイに利用して有効な技術に関
するものである。
［従来の技術］
論理用の半導体集積回路装置を構成する場合、それが多
品種少量生産のものである場合には、たとえば日経マグ
ロウヒル社刊行「日経エレクトロニクス １９８５年６
月３日号」１５１〜１７７頁（解説：１０００億円市場
が間近に迫ったゲートアレイ）に記載されているような
ゲートアレイを使用するのが有利である。このゲートア
レイを使うことにより、配線パターンの変更だけでもっ
てユーザーからの多種多様な仕様要求に簡単に応じるこ
とができる。
品種少量生産のものである場合には、たとえば日経マグ
ロウヒル社刊行「日経エレクトロニクス １９８５年６
月３日号」１５１〜１７７頁（解説：１０００億円市場
が間近に迫ったゲートアレイ）に記載されているような
ゲートアレイを使用するのが有利である。このゲートア
レイを使うことにより、配線パターンの変更だけでもっ
てユーザーからの多種多様な仕様要求に簡単に応じるこ
とができる。
第５図はそのゲートアレイの平面レイアウト構成の概要
を示す。
を示す。
同図に示すように、ゲートアレイ１は、内部回路部２、
周辺回路部３、および端子パッド４を有する。
周辺回路部３、および端子パッド４を有する。
内部回路部２は、それぞれに所定の回路要素が形成され
た多数の基本セル２１によって任意に構成される。この
内・部回路部２は、基本セル内および基本セル間などを
接続する配線パターンだけをユーザーからの注文仕様に
応じて決定することにより、任意の論理回路機能をもつ
ことができる。
た多数の基本セル２１によって任意に構成される。この
内・部回路部２は、基本セル内および基本セル間などを
接続する配線パターンだけをユーザーからの注文仕様に
応じて決定することにより、任意の論理回路機能をもつ
ことができる。
２２は配線領域であって、基本セル間の配線に利用され
る。
る。
周辺回路部３は多数の人出力バッファ回路３１を有する
。この人出力バッファ回路３１は、内部回路部２と端子
バッド４との間に介在する一種のインターフェイスをな
すものであって、端子バッド４ごとに設けられている。
。この人出力バッファ回路３１は、内部回路部２と端子
バッド４との間に介在する一種のインターフェイスをな
すものであって、端子バッド４ごとに設けられている。
この入出力バッファ回路３１も、ユーザーからの注文仕
様に応じて決定される配線パターンによって、入力専用
バッファ、出力専用バッファ、あるいは入出力兼用バッ
ファのいずれかの機能をもたせられるようになっている
。
様に応じて決定される配線パターンによって、入力専用
バッファ、出力専用バッファ、あるいは入出力兼用バッ
ファのいずれかの機能をもたせられるようになっている
。
第６図は上記基本セル２１内にあらかじめ形成されてい
る回路要素の内容を示す。
る回路要素の内容を示す。
同図に示すように、基本セル２１内にはそれぞれ、複数
の０ＭＯ３）ランジスタＭｌ−Ｍ２．Ｍ３−Ｍ４．Ｍ５
−Ｍ６と１対のバイポーラ・トランジスタＱｌ、Ｑ２、
および抵抗Ｒ１，Ｒ２があらかじめ半導体下地の形で形
成されている。これらの回路要素をユーザーからの注文
仕様に応じて適宜結線することにより、任意の論理回路
が構成されるようになっている。
の０ＭＯ３）ランジスタＭｌ−Ｍ２．Ｍ３−Ｍ４．Ｍ５
−Ｍ６と１対のバイポーラ・トランジスタＱｌ、Ｑ２、
および抵抗Ｒ１，Ｒ２があらかじめ半導体下地の形で形
成されている。これらの回路要素をユーザーからの注文
仕様に応じて適宜結線することにより、任意の論理回路
が構成されるようになっている。
第７図は上記基本セル２１を用いてインバータを構成し
た例を示す。ここで構成されるインバータは、いわゆる
バイポーラ−ＣＭＯＳ型の論理回路であって、その入力
段側が低消費電力のＣＭＯＳトランジスタＭＳ−Ｍ６に
よって、その出力段側か電流駆動容量の大きなバイポー
ラ・トランジスタＱｌ、Ｑ２によってそれぞれ構成され
ることにより、比較的低消費電力でありながら高駆動力
をもたせられている。Ｘはその論理入力、 はその論理
出力をそれぞれ示す。
た例を示す。ここで構成されるインバータは、いわゆる
バイポーラ−ＣＭＯＳ型の論理回路であって、その入力
段側が低消費電力のＣＭＯＳトランジスタＭＳ−Ｍ６に
よって、その出力段側か電流駆動容量の大きなバイポー
ラ・トランジスタＱｌ、Ｑ２によってそれぞれ構成され
ることにより、比較的低消費電力でありながら高駆動力
をもたせられている。Ｘはその論理入力、 はその論理
出力をそれぞれ示す。
以上のように、あらかじめ規格化された多数の基本セル
２１を用いることによって、ユーザーからの仕様要求に
応じた、いわゆるセミ・カスタム・オーダーの半導体集
積回路装置を比較的簡単に構成することができる。
２１を用いることによって、ユーザーからの仕様要求に
応じた、いわゆるセミ・カスタム・オーダーの半導体集
積回路装置を比較的簡単に構成することができる。
［発明が解決しようとする問題点］
しかしながら、上述した技術には、次のような問題点の
あることが本発明者によってあきらかとされた。
あることが本発明者によってあきらかとされた。
すなわち、上述した基本セルを用いて構成される論理回
路の動作速度およびその出力駆動力は、その基本セル内
に形成される回路要素の形状、とくにそのサイズに大き
く依存する。たとえば、第６図および第７図に示した基
本セル２１では、その出力段をなすバイポーラ・トラン
ジスタＱｌ。
路の動作速度およびその出力駆動力は、その基本セル内
に形成される回路要素の形状、とくにそのサイズに大き
く依存する。たとえば、第６図および第７図に示した基
本セル２１では、その出力段をなすバイポーラ・トラン
ジスタＱｌ。
Ｑ２を相補的に駆動するＣＭＯＳトランジスタＭ５−Ｍ
６の相互コンダクタンスＧｍを大きくすることによって
、電流駆動力が大きくて、容量性負荷の駆動速度が速く
、かつファンアウトを多くとれる論理回路を構成するこ
とができるよう゛になる。
６の相互コンダクタンスＧｍを大きくすることによって
、電流駆動力が大きくて、容量性負荷の駆動速度が速く
、かつファンアウトを多くとれる論理回路を構成するこ
とができるよう゛になる。
しかし、各基本セル２１内にそれぞれに形成されるＣＭ
ＯＳトランジスタのＧｍを大きくするためには、そのＣ
ＭＯＳトランジスタのサイズとくにＷ／Ｌ（ゲート幅／
チャンネル長）を増大させなければならず、これによっ
て各基本セル２１のサイズがそれぞれに大きくなって集
積密度が低下してしまう、という問題が生じる。
ＯＳトランジスタのＧｍを大きくするためには、そのＣ
ＭＯＳトランジスタのサイズとくにＷ／Ｌ（ゲート幅／
チャンネル長）を増大させなければならず、これによっ
て各基本セル２１のサイズがそれぞれに大きくなって集
積密度が低下してしまう、という問題が生じる。
また、各基本セル２１内に形成されるＣＭＯＳトランジ
スタの相互コンダクタンスＧｍを増大させると、０ＭＯ
３）ランジスタから２つのバイポーラ・トランジスタの
いずれか一方に相補的に供給されるベース電流が増える
。すると、半導体集積回路装置全体としての消費電力が
大幅に増大し、これにともなって増大する発熱の放熱処
理が困難になる、という問題が生じる。
スタの相互コンダクタンスＧｍを増大させると、０ＭＯ
３）ランジスタから２つのバイポーラ・トランジスタの
いずれか一方に相補的に供給されるベース電流が増える
。すると、半導体集積回路装置全体としての消費電力が
大幅に増大し、これにともなって増大する発熱の放熱処
理が困難になる、という問題が生じる。
この場合、一部の基本セルだけについて、その中に形成
される回路要素のサイズを大きくすることにより、全体
の消費電力をそれほど増大させずに高駆動力論理回路を
含ませられるようにする、ということも考えられる。し
かし、この場合は、その高駆動力での論理回路を構成で
きるところが特定の基本セルのある箇所だけに制限され
てしまうので、ゲートアレイの大きな利点の一つである
回路設計の自由度が損なわれてしまう。また、２種類の
基本セルが混在することによって、配線設計が複雑にな
り、このためコンピュータなどによる配線設計の自動化
が困難になる、といったような別の問題が生じてしまう
。
される回路要素のサイズを大きくすることにより、全体
の消費電力をそれほど増大させずに高駆動力論理回路を
含ませられるようにする、ということも考えられる。し
かし、この場合は、その高駆動力での論理回路を構成で
きるところが特定の基本セルのある箇所だけに制限され
てしまうので、ゲートアレイの大きな利点の一つである
回路設計の自由度が損なわれてしまう。また、２種類の
基本セルが混在することによって、配線設計が複雑にな
り、このためコンピュータなどによる配線設計の自動化
が困難になる、といったような別の問題が生じてしまう
。
本発明の目的は、ゲートアレイ本来の利点を損なうこと
なく、消費電力の大幅な増大をともなうことなく、さら
に１種類の基本セルだけでもって、通常の駆動力をもつ
論理回路とともに、とくに高駆動力の論理回路も選択的
に構成することができるようにする、という技術を提供
することにある。
なく、消費電力の大幅な増大をともなうことなく、さら
に１種類の基本セルだけでもって、通常の駆動力をもつ
論理回路とともに、とくに高駆動力の論理回路も選択的
に構成することができるようにする、という技術を提供
することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
［問題点を解決するための手段］
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、任意に選択された基本セル内にて余った回路
要素を並列に接続することにより高駆動力をもつ論理回
路を構成する、というものである。
要素を並列に接続することにより高駆動力をもつ論理回
路を構成する、というものである。
［作用コ
上記した手段によれば、基本セルが１種類だけであって
も、その基本セル内の回路要素の結線を操作するだけで
もって、高駆動力をもつ論理回路を選択的に構成するこ
とができる。これにより、ゲートアレイ本来の利点を損
なうことなく、１種類の基本セルだけでもって、通常の
駆動力をもつ論理回路とともに、とくに高駆動力の論理
回路も選択的に構成することができるようにする、とい
う目的が達成される。
も、その基本セル内の回路要素の結線を操作するだけで
もって、高駆動力をもつ論理回路を選択的に構成するこ
とができる。これにより、ゲートアレイ本来の利点を損
なうことなく、１種類の基本セルだけでもって、通常の
駆動力をもつ論理回路とともに、とくに高駆動力の論理
回路も選択的に構成することができるようにする、とい
う目的が達成される。
［実施例］
以下、本発明の好適な実施例を図面に基づいて説明する
。
。
なお、各図中、同一符号は同一あるいは相当部分を示す
。
。
第１図はこの発明による技術が適用されたゲートアレイ
の平面レイアウト状悪を示す。
の平面レイアウト状悪を示す。
先ず、同図に示すゲートアレイ１は、前述したものと同
様、内部回路部２、周辺回路部３、および端子バッド４
を有する。
様、内部回路部２、周辺回路部３、および端子バッド４
を有する。
内部回路部２は、それぞれに所定の回路要素が形成され
た多数の基本セル２１によって任意に構成される。この
内部回路部２は、基本セル内および基本セル間などを接
続する配線パターンだけをユーザーからの注文仕様に応
じて決定することにより、任意の論理回路機能をもつこ
とができる。
た多数の基本セル２１によって任意に構成される。この
内部回路部２は、基本セル内および基本セル間などを接
続する配線パターンだけをユーザーからの注文仕様に応
じて決定することにより、任意の論理回路機能をもつこ
とができる。
２２は配線領域であって、基本セル間の配線に利用され
る。
る。
周辺回路部３は多数の人出力バッファ回路３１を有する
。この入出力バッファ回路３１は、内部回路部２と端子
バッド４との間に介在する一種のインターフェイスをな
すものであって、端子バッド４ごとに設けられている。
。この入出力バッファ回路３１は、内部回路部２と端子
バッド４との間に介在する一種のインターフェイスをな
すものであって、端子バッド４ごとに設けられている。
この入出力バッファ回路３１も、ユーザーからの注文仕
様に応じて決定される配線パターンによって、入力専用
バッファ、出力専用バッファ、あるいは入出力兼用バッ
ファのいずれかの機能をもたせられるようになっている
。
様に応じて決定される配線パターンによって、入力専用
バッファ、出力専用バッファ、あるいは入出力兼用バッ
ファのいずれかの機能をもたせられるようになっている
。
第２図は上記基本セル２１内にあらかじめ形成されてい
る回路要素の内容を示す。
る回路要素の内容を示す。
同図に示すように、基本セル２１内にはそれぞれ、複数
のＣＭＯＳトランジスタＭＩＭ２．Ｍ３−Ｍ４．Ｍ５−
Ｍ６と１対のバイポーラ・トランジスタＱｌ、Ｑ２、お
よび抵抗Ｒ１，Ｒ２があらかじめ半導体下地の形で形成
されている。これらの回路要素をユーザーからの注文仕
様に応じて適宜結線することにより、任意の論理回路が
構成されるようになっている。各基本セル２１はすべて
同じ内容の回路要素を有する。
のＣＭＯＳトランジスタＭＩＭ２．Ｍ３−Ｍ４．Ｍ５−
Ｍ６と１対のバイポーラ・トランジスタＱｌ、Ｑ２、お
よび抵抗Ｒ１，Ｒ２があらかじめ半導体下地の形で形成
されている。これらの回路要素をユーザーからの注文仕
様に応じて適宜結線することにより、任意の論理回路が
構成されるようになっている。各基本セル２１はすべて
同じ内容の回路要素を有する。
以上のように、あらかじめ１つの種類に規格化された多
数の基本セル２１によって、ユーザーからの仕様要求に
応じた、いわゆるセミ・カスタム・オーダーの半導体集
積回路装置を比較的簡単に構成することができるように
なっている。
数の基本セル２１によって、ユーザーからの仕様要求に
応じた、いわゆるセミ・カスタム・オーダーの半導体集
積回路装置を比較的簡単に構成することができるように
なっている。
ここで、第３図は上記基本セル２１を用いて高駆動力の
インバータを構成した例を示す。ここで構成されるイン
バータは、いわゆるバイポーラ−ＣＭＯＳ型の論理回路
であって、その入力段側が低消費電力のＣＭＯＳトラン
ジスタＭｌ−Ｍ２゜Ｍ３−Ｍ４．ＭＳ−Ｍ６によって、
その出力段側か電流駆動容量の大きなバイポーラ・トラ
ンジスタＱｌ、Ｑ２によってそれぞれ構成されている。
インバータを構成した例を示す。ここで構成されるイン
バータは、いわゆるバイポーラ−ＣＭＯＳ型の論理回路
であって、その入力段側が低消費電力のＣＭＯＳトラン
ジスタＭｌ−Ｍ２゜Ｍ３−Ｍ４．ＭＳ−Ｍ６によって、
その出力段側か電流駆動容量の大きなバイポーラ・トラ
ンジスタＱｌ、Ｑ２によってそれぞれ構成されている。
Ｘはその論理入力、 はその論理出力をそれぞれ示す。
この場合、通常のインバータを構成するだけならば、第
７図に示したように、出力段のバイポーラ・トランジス
タＱｌ、Ｑ２のベース駆動電流を供給するためのＣＭＯ
Ｓトランジスタは１組だけで構成され、残りの２組のＣ
ＭＯＳトランジスタは余分となる。
７図に示したように、出力段のバイポーラ・トランジス
タＱｌ、Ｑ２のベース駆動電流を供給するためのＣＭＯ
Ｓトランジスタは１組だけで構成され、残りの２組のＣ
ＭＯＳトランジスタは余分となる。
しかし、第３図に示すインバータでは、その出力段のバ
イポーラ・トランジスタＱｌ、Ｑ２にベース駆動電流を
供給するために、３組のＣＭＯＳトランジスタＭｌ−Ｍ
２．Ｍ３−Ｍ４．ＭＳ−Ｍ６の全部を並列に接続して１
つの駆動回路を構成し、この駆動回路でもって出力段の
バイポーラ・トランジスタＱｌ、Ｑ２にベース駆動電流
を供給するようにしである。これにより、バイポーラ・
トランジスタＱｌ、Ｑ２は、個々のＣＭＯ３）ランジス
タＭｌ−Ｍ２．Ｍ３−Ｍ４．ＭＳ−Ｍがそれぞれに供給
することのできる駆動電流Ｉｎのほぼ３倍の駆動電流３
Ｉａをそのベースに供給されるようになる。この結果、
そのバイポーラ・トランジスタＱｌ、Ｑ２からなる出力
段は、第７図に示した通常のインバータのそれによりも
、大幅に大きな吸込電流ＩｏＬおよび吐き出し電流Ｉｏ
Ｈを流すことができるようになる。
イポーラ・トランジスタＱｌ、Ｑ２にベース駆動電流を
供給するために、３組のＣＭＯＳトランジスタＭｌ−Ｍ
２．Ｍ３−Ｍ４．ＭＳ−Ｍ６の全部を並列に接続して１
つの駆動回路を構成し、この駆動回路でもって出力段の
バイポーラ・トランジスタＱｌ、Ｑ２にベース駆動電流
を供給するようにしである。これにより、バイポーラ・
トランジスタＱｌ、Ｑ２は、個々のＣＭＯ３）ランジス
タＭｌ−Ｍ２．Ｍ３−Ｍ４．ＭＳ−Ｍがそれぞれに供給
することのできる駆動電流Ｉｎのほぼ３倍の駆動電流３
Ｉａをそのベースに供給されるようになる。この結果、
そのバイポーラ・トランジスタＱｌ、Ｑ２からなる出力
段は、第７図に示した通常のインバータのそれによりも
、大幅に大きな吸込電流ＩｏＬおよび吐き出し電流Ｉｏ
Ｈを流すことができるようになる。
以上ようにして高駆動力をもなせられた論理回路は、そ
の入力段側における駆動力がとくに大きくされたことよ
って、その論理回路内部における伝達速度が速められる
ようになるとともに、その出力駆動力が増大させられて
、とくに容量性負荷の駆動速度が速められ、かつファン
アウトを大きくとることができるようになる。そして、
このような高駆動力の論理回路を必要に応じて適宜に構
成することにより、回路設計の最適化および設計自由度
の向上などが可能になる。
の入力段側における駆動力がとくに大きくされたことよ
って、その論理回路内部における伝達速度が速められる
ようになるとともに、その出力駆動力が増大させられて
、とくに容量性負荷の駆動速度が速められ、かつファン
アウトを大きくとることができるようになる。そして、
このような高駆動力の論理回路を必要に応じて適宜に構
成することにより、回路設計の最適化および設計自由度
の向上などが可能になる。
以上のようにして、基本セル２１の内容が１種類だけで
あっても、その基本セル２１内の回路要素の結線を操作
するだけでもって、高駆動力をもつ論理回路を選択的に
構成して配置することができる。これにより、ゲートア
レイ本来の利点を損なうことなく、消費電力の大幅な増
大をともなうことなく、さらに１種類の基本セルだけで
もって、通常の駆動力をもつ論理回路とともに、とくに
高駆動力の論理回路も選択的に自由に構成することがで
きるようになる。
あっても、その基本セル２１内の回路要素の結線を操作
するだけでもって、高駆動力をもつ論理回路を選択的に
構成して配置することができる。これにより、ゲートア
レイ本来の利点を損なうことなく、消費電力の大幅な増
大をともなうことなく、さらに１種類の基本セルだけで
もって、通常の駆動力をもつ論理回路とともに、とくに
高駆動力の論理回路も選択的に自由に構成することがで
きるようになる。
第４図は、第２図に示した基本セル２１を用いた２人力
不定論理積回′ｆｉ＠（ＮＡＮＤ回路）の構成例を示す
。同図に示す２人力不定論理積回路は、２人力の論理回
路を構成する際に余分となるＣＭＯＳトランジスタＭｌ
−Ｍ２をＭ３−Ｍ４に並列に接続することによって、２
つの論理入力Ａ、 Ｂの一方の入力Ａだけを選択的に高
駆動力化かつ高速化させである。
不定論理積回′ｆｉ＠（ＮＡＮＤ回路）の構成例を示す
。同図に示す２人力不定論理積回路は、２人力の論理回
路を構成する際に余分となるＣＭＯＳトランジスタＭｌ
−Ｍ２をＭ３−Ｍ４に並列に接続することによって、２
つの論理入力Ａ、 Ｂの一方の入力Ａだけを選択的に高
駆動力化かつ高速化させである。
以上、本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。たとえば、２以上の
基本セルにて余分となる回路要素を集めて１つの高駆動
力化された論理回路を構成してもよい。
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。たとえば、２以上の
基本セルにて余分となる回路要素を集めて１つの高駆動
力化された論理回路を構成してもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるバイポーラ−ＣＭＯ
Ｓ型のゲートアレイに適用した場合について説明したが
、それに限定されるものではなく、たとえば、ＭＯＳ型
あるいはバイポーラ型のゲートアレイなどにも適用でき
る。
をその背景となった利用分野であるバイポーラ−ＣＭＯ
Ｓ型のゲートアレイに適用した場合について説明したが
、それに限定されるものではなく、たとえば、ＭＯＳ型
あるいはバイポーラ型のゲートアレイなどにも適用でき
る。
［発明の効果］
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
すなわち、ゲートアレイ本来の利点を損なうことなく、
消費電力の大幅な増大をともなうことなく、さらに１種
類の基本セルだけでもって、通常の駆動力をもつ論理回
路とともに、とくに高駆動力の論理回路も選択的に自由
に構成することができるようになる、という効果が得ら
れる。
消費電力の大幅な増大をともなうことなく、さらに１種
類の基本セルだけでもって、通常の駆動力をもつ論理回
路とともに、とくに高駆動力の論理回路も選択的に自由
に構成することができるようになる、という効果が得ら
れる。
第１図はこの発明による技術が適用されたゲートアレイ
の平面レイアウト構成の概要を示す図、第２図は第１図
に示したゲートアレイ内の基本セルにあらかじめ形成さ
れる回路要素の内容を示す図、 第３図は第２図に示した基本セルを用いて選択的に構成
される高駆動力インバータの構成例を示す図、 第４図は第２図に示した基本セルを用いて部分的に高速
化された２人力型論理回路の構成例を示す図、 第５図はこの発明に先立って検討されたゲートアレイの
平面レイアウト構成の概要を示す図、第６図は第５図に
示したゲートアレイ内の基本セルにあらかじめ形成され
る回路要素の内容を示す図、 第７図は第６図に示した基本セルを用いて構成される回
路例を示す図である。 １・・・半導体集積回路装置（ゲートアレイ）、２・・
・内部回路部、２１・・・基本セル、３・・・周辺回路
部、４・・・端子パッド、Ｍｌ−Ｍ２、Ｍ３−Ｍ４．Ｍ
５−Ｍ６・・・回路要素（基本セル内にあらかじめ形成
されるＣＭＯ５）−ランジスタ）、Ｑｌ、Ｑ２・・・回
路要素く基本セル内にあらかじめ形成されるＣＭＯ３ｔ
−ランジスタ）第 １ 図 ３３・′ 〆４ ／ −プ・−′ｌｒ７レイ ２−因部旦オ孔 ３−隆辷回ゴざ見 〈−￥孔・＼′パ・′ご ２ツバ−て疹クル ２２−−セどｊ求卆１瓢： １ノ／ −ノ＼七りフハ・ ゾぐフ□三１Ｊ・口Ｚ／ 第 ３ 図 第 ４ 図 涛 ヒ「トロ 第 ５ 図 ／ −プ・−ドアレイ ２− 囚音俗回）５逼へ ３−田辷回了き部 うｔ −Ｓ 子・＼？パッラド
の平面レイアウト構成の概要を示す図、第２図は第１図
に示したゲートアレイ内の基本セルにあらかじめ形成さ
れる回路要素の内容を示す図、 第３図は第２図に示した基本セルを用いて選択的に構成
される高駆動力インバータの構成例を示す図、 第４図は第２図に示した基本セルを用いて部分的に高速
化された２人力型論理回路の構成例を示す図、 第５図はこの発明に先立って検討されたゲートアレイの
平面レイアウト構成の概要を示す図、第６図は第５図に
示したゲートアレイ内の基本セルにあらかじめ形成され
る回路要素の内容を示す図、 第７図は第６図に示した基本セルを用いて構成される回
路例を示す図である。 １・・・半導体集積回路装置（ゲートアレイ）、２・・
・内部回路部、２１・・・基本セル、３・・・周辺回路
部、４・・・端子パッド、Ｍｌ−Ｍ２、Ｍ３−Ｍ４．Ｍ
５−Ｍ６・・・回路要素（基本セル内にあらかじめ形成
されるＣＭＯ５）−ランジスタ）、Ｑｌ、Ｑ２・・・回
路要素く基本セル内にあらかじめ形成されるＣＭＯ３ｔ
−ランジスタ）第 １ 図 ３３・′ 〆４ ／ −プ・−′ｌｒ７レイ ２−因部旦オ孔 ３−隆辷回ゴざ見 〈−￥孔・＼′パ・′ご ２ツバ−て疹クル ２２−−セどｊ求卆１瓢： １ノ／ −ノ＼七りフハ・ ゾぐフ□三１Ｊ・口Ｚ／ 第 ３ 図 第 ４ 図 涛 ヒ「トロ 第 ５ 図 ／ −プ・−ドアレイ ２− 囚音俗回）５逼へ ３−田辷回了き部 うｔ −Ｓ 子・＼？パッラド
Claims (1)
- 【特許請求の範囲】 １、それぞれに所定の回路要素が形成された多数の基本
セルによって任意の回路機能が構成された半導体集積回
路装置であって、基本セル内にて余った回路要素を並列
に接続することによって選択的に駆動力を増大させられ
た論理回路が構成されていることを特徴とする半導体集
積回路装置。 ２、各基本セルにはそれぞれ、複数のＣＭＯＳトランジ
スタと１対のバイポーラ・トランジスタが形成されてい
ることを特徴とする特許請求の範囲第１項記載の半導体
集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12333186A JPS62281443A (ja) | 1986-05-30 | 1986-05-30 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12333186A JPS62281443A (ja) | 1986-05-30 | 1986-05-30 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62281443A true JPS62281443A (ja) | 1987-12-07 |
Family
ID=14857914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12333186A Pending JPS62281443A (ja) | 1986-05-30 | 1986-05-30 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62281443A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59163835A (ja) * | 1983-03-08 | 1984-09-14 | Nec Ic Microcomput Syst Ltd | 半導体装置 |
| JPS59177944A (ja) * | 1983-03-28 | 1984-10-08 | Hitachi Ltd | 半導体集積回路装置 |
| JPS59177945A (ja) * | 1983-03-28 | 1984-10-08 | Hitachi Ltd | 半導体集積回路装置 |
-
1986
- 1986-05-30 JP JP12333186A patent/JPS62281443A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59163835A (ja) * | 1983-03-08 | 1984-09-14 | Nec Ic Microcomput Syst Ltd | 半導体装置 |
| JPS59177944A (ja) * | 1983-03-28 | 1984-10-08 | Hitachi Ltd | 半導体集積回路装置 |
| JPS59177945A (ja) * | 1983-03-28 | 1984-10-08 | Hitachi Ltd | 半導体集積回路装置 |
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