JPS62290588A - 携帯可能記憶媒体 - Google Patents

携帯可能記憶媒体

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JPS62290588A
JPS62290588A JP61133767A JP13376786A JPS62290588A JP S62290588 A JPS62290588 A JP S62290588A JP 61133767 A JP61133767 A JP 61133767A JP 13376786 A JP13376786 A JP 13376786A JP S62290588 A JPS62290588 A JP S62290588A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 ［発明の目的］ （産業上の利用分野） この発明は、記憶回路およびマイクロコンピュータ等の
集積回路チップを積層し、多くの各種情報を記憶するこ
とができるカード状携帯可能記憶媒体、所謂ＩＣカード
に関し、特にその接続端子に接続される保護回路の性能
を改良した携帯可能記憶媒体に関する。
（従来の技術） ＩＣカードは、ＩＳＯ規格により種々の性能が規定され
ている。この規格の中で、静電気に対する試験がある。
ＩＣカードは携帯されて、種々の外部環境に接するため
、外部から大きな静電気を受けることがしばしばある。
ＩＣカードは例えば金融機関に設置されている自動取引
装置（ＡＴＭ＞等の外部装置との電気的接続を行なうた
めの複数の接続端子を有し、この接続端子にはマイクロ
コンピュータや記憶回路等のＩＣチップが内部的に接続
されているが、これらの接続端子に静電気が印加される
と、内部のＩＣチップが破壊される恐れがある。
ＩＳＯ規格における静電気に対する試験は、ＩＣカード
がこのような外部からの静電気により簡単に破壊される
のを防止する目的で行なわれるものである。ＩＣカード
は複数の接続端子として共通電位を供給する共通接続端
子、すなわちアース端子（ＧＮＤ）と、電源電圧端子（
Ｖｃｃ）、入出力端子、リセット信号端子、クロック信
号端子等の複数の独立接続端子とを有するが、１８０規
格の静電気試験は、アース端子と各独立接続端子との間
に１００ｐＦのコンデンサに充電された１５００ボルト
の電圧を１０００オームの抵抗を介して印加し、これに
よってＩＣカードの内部回路が破壊されないことを確認
する試験である。
従って、ＩＣカードは、この■Ｓｏ規格の静電気試験に
耐えるようにするとともに、外部からの静電気に対して
内部回路を保護するための保護回路を有している。
第４図（ａ　＞はこのような従来の保護回路を有したＩ
Ｃカードの回路図である。このＩＣカードは、外部装置
との接続を行なうための上述した接続端子１ａ　−１ｈ
　、例えば電源電圧端子（ＶＣＣ）１ａ、アース端子（
ＧＮＤ）１ｂ　、リセット信号端子（Ｒ８Ｔ）１ｃ　、
クロック信号端子（ＣＬＫ）１ｅ、入出力端子（１１０
）１ｆ等を有し、これらの各接続端子は保護回路３を介
してマイクロプロセッサ等からなるＣＰＵ５およびＥ２
　ＰＲＯＭからなる記憶回路７等の集積回路チップに接
続されている。
保護回路３は、互いに逆極性に直列接続された一対のツ
ェナーダイオードからなるツェナーダイオードブロック
を並列に４回路３ａ　、　３ｂ　、　３ｃ　。
３ｄ有する。この各ツェナーダイオードブロック３ａ　
、３ｂ　、３ｃ　、３ｄはカソード同志が内部で互いに
接続された第１および第２のツェナーダイオードからな
り、第４図（ｂ）に示すようなチューブラ形の単一半導
体素子として構成され、この素子を４個接続することに
より保護回路３を構成しているものである。各ツェナー
ダイオードブロック３ａ　、３ｂ　、３ｃ　、３ｄの８
第１のツェナーダイオードのアノードは共通に接続され
て、前記アース端子１ｂに接続されている。第１のツェ
ナーダイオードブロック３ａの第２のツェナーダイオー
ドのアノードは前記電源電圧端子１ａに接続され、第２
のツェナーダイオードブロック３ｂの第２のツェナーダ
イオードのアノードは前記リセット信号端子１Ｃに接続
され、第３のツェナーダイオードブロック３Ｃの第２の
ツェナーダイオードのアノードは前記クロック信号端子
１ｅに接続され、第４のツェナーダイオードブロック３
ｄの第２のツェナーダイオードのアノードは前記入出力
端子１ｆに接続されている。
このように構成された保護回路３を有するＩＣカードに
おいては、各接続端子に静電気またはＩＳＯ規格の静電
気試験におけるように１５００ボルトのような非常に高
い電圧が各接続端子、すなわち電源電圧端子１ａ、リセ
ット信号端子１Ｃ、クロック信号端子１ｅ、入出力端子
１ｆとアース端子１ｂとの間に印加されたとしても、ツ
ェナーダイオードのツェナー降伏埠象またはアバランシ
ェ降伏現象により各接続端子に接続された内部回路は破
壊されることがない′のである。すなわち、アース端子
１ｂと各接続端子１ａ、１ｃ、１ｅまたは１ｆとの間に
接続された各ツェナーダイオードブロック３ａ、３ｂ、
３ｃまたは３ｄは、該端子間にいずれの極性の高電圧、
例えば１５００ボルトのような高電圧が印加されたとし
ても、各ツェナーダイオードブロックを構成するいずれ
か一方のツェナーダイオードは順方向であるので、他方
のツェナーダイオードにこの高電圧のほとんどすべてが
印加され、このツェナーダイオードはこの高電圧に対し
てツェナー降伏現象またはアバランシェ降伏現象を起こ
し、印加された高電圧をツェナーダイオードの定電圧に
押さえるように作用する。この結果、上記端子間に高電
圧が印加されたとしても、端子間の電圧はツエナーダイ
オードの定電圧、例えば６．５ボルトに押さえられ、こ
の端子間に接続されている内部回路には高電圧は印加さ
れないため、内部回路が破壊されることがないようにな
っているのである。
第５図（ａ　）は従来のＩＣカードに使用されている保
護回路の他の例を示す回路図である。この保護回路３０
の回路構成は第４図の保護回路３と同じであるが、第４
図の保護回路３は一対のツェナーダイオードからなるチ
ューブラ状のツェナーダイオードブロック素子を４個別
々に設けたものであるのに対して、この第５図（ａ　）
の保護回路３０は８個のツェナーダイオードを拡散によ
り１個の半導体チップとして第５図（ｂ）に示すように
形成したところが異なるのである。なお、この保護回路
３０に接続されるＩＣカード内の回路構成は第４図の回
路構成と同じである。
第５図（ｂ）のように８個のツェナーダイオードからな
る保護回路３０を１個の半導体チップとして製造するこ
とにより保護回路のＩＣカードへの組立てが簡単になる
。
（発明が解決しようとする問題点） 第４図に示す従来の保護回路３は、チューブラ状の個別
のツェナーダイオードブロック素子を４個接続するもの
であるため、組立工数が多く、生産性が悪いとともに、
小形化し難く、またこのためＩＣカードの折曲げ試験に
弱いという問題点がある。
また、第５図に示ず保護回路３０は、１（ｌ！ｉＩの半
導体チップで構成されているが、８個のツェナーダイオ
ードを必要とする上、＃Ｉ４造的転心比較的大きいので
、第４図の保護回路３の場合も同様であるが、ツェナー
ダイオードの接合部の静電容量が増大し、ＩＳＯ規格で
規定されている最大容量、例えば３０ｐＦを越えてしま
うおそれがあるとともに、また構造的大きさからＩＣカ
ードの折曲げ試験に弱いという問題がある。すなわち、
ＩＣカードは携帯されるため折曲げに対しである程度強
いことが必要であり、この強さを確認するためにＩＳＯ
規格では横方向のねじり等をチェックする折曲げ試験を
行なっているが、第４図および第５図の保護回路ともに
構造的に比較的大きいため、大きな折曲げが保護回路を
構成する素子に加わり、これらを破損するという問題が
ある。
この発明は、上記に鑑みてなされたもので、その目的と
するところは、静電容量が小さく小型化で生産性が高く
かつ折曲げ耐力が大きい保護回路を有するＩＣカードを
提供することにある。
［発明の構成コ （問題点を解決するための手段） 上記問題点を解決するため、外部装置との電気的接続を
行なうための共通接続端子および複数の独立接続端子と
、該接続端子に接続された集積回路チップとを有する携
帯可能記憶媒体において、この発明は、第１の電極が前
記共通接続端子に接続される共通定電圧素子と、第２の
電極が共通定電圧素子の第２の電極に共通に接続され、
第１の電極が前記複数の独立接続端子にそれぞれ接続さ
れる複数の独立電圧素子とを有する定電圧半導体チップ
を備えたことを要旨とする。
（作用） この発明の携帯可能記憶媒体においては、共通定電圧素
子の第１の電極を共通接続端子に接続するとともに、該
共通定電圧素子の第２の電極を複数の独立定電圧素子の
第２の電極に接続した定電圧半導体チップを保護回路と
して使用している。
（実施例） 以下、図面を用いてこの発明の詳細な説明する。
第１図はこの発明の一実施例に係る携帯可能記憶媒体、
所謂ＩＣカードの回路図である。このＩＣカードは、前
記第４図（ａ　）と同（、贅に、外部装置との接続を行
なうための接続端子１ａ−１ｈ、例えば電源電圧端子（
ｖＣＣ）１ａ、アース端子（ＧＮＤ）１ｂ　、リセット
信号端子（Ｒ３Ｔ）１Ｃ、クロック信号端子（ＣＬＫ）
ｌｅ　、入出力端子（Ｉｌｏ）ｉｆ等を有し、これらの
各接続端子は保護回路９を介してマイクロプロセッサ等
からなるＣＰＵ５およびＥ２　ＰＲＯＭからなる記憶回
路７等の集積回路チップに接続されている。このＩＣカ
ードは、第４図または第５図に示す従来のＩＣカードに
おいて保護回路のみが異なり、他の構成は同じである。
本実施例の保護回路９は、アース端子１ｂに一方の電極
である７ノードが接続されたツェナーダイオードからな
る共通定電圧素子１０と、前記複数の接続端子１ａ　、
ＩＣ，１ｅ、ｉｆにアノードがそれぞれ接続された複数
の、本例においては４個のツェナーダイオードからなる
独立定電圧素子１１．１２．１３．１４と有し、共通定
電圧素子１０の他方の電極であるカソードは複数の独立
定電圧素子１１−１４のカソードに共通に接続されてい
る。
このように接続された保護回路９は、前記第４図または
第５図の保護回路と同様に、アノード端子１ｂと各接続
端子との間には一対のツェナーダイオードが逆方向で直
列に接続されているため、該端子間に高電圧が印加され
た時には同時にツェナー降伏効果またはアバランシェ降
伏効果により該高電圧をツェナーダイオードの所定の定
電圧に押さえるように作用し、接続端子に印加された高
電圧が内部の集積回路に伝達されないようになっており
、これにより該集積回路の破壊を防止している。
保護回路９は、以上のように１個の共通定電圧素子１０
と複数の独立定電圧素子１１−１４により構成されるが
、これは第２図（ａ）−（Ｃ）に示すように１個の半導
体集積回路チップにより構成されている。そして、この
集積回路構成においては、半導体シリコン基板１５のほ
ぼ中央に共通定電圧素子１０が形成され、この周囲に複
数の独立定電圧素子１１−１４が形成されるように構成
されている。すなわち、第２図（ａ）−（Ｃ）は保護回
路９における定電圧素子の種々の構成を示しているが、
いずれの構成においても中央に共通定電圧素子１０が形
成され、この周囲に独立定電圧素子１１−１４が形成さ
れている。このように構成することにより中央に形成さ
れた共通定電圧素子１０の一方の電極、例えばカソード
に対する独立定電圧素子１１−１４のカソードの接続が
非常に短くかつ簡単に行なわれ、チップ全体を小さく形
成することができるのである。そして、この場合、第２
図（ａ）−（Ｃ）で示すように、独立定電圧素子１１を
単に中央に形成するだけでなく、その一部を各独立定電
圧素子の間に延出することにより各素子間の電気的接続
、絶縁等を効率的かつ高性能に行なうことができるので
ある。
第３図は第２図（ａ）の保護回路９を構成する定電圧半
導体集積回路チップの断面構造を示す図である。各定電
圧素子を構成するツェナーダイオードは半導体シリコン
基板のバルク層上に通常のＰＮ接合により形成され、共
通定電圧素子１０の周囲に独立定電圧素子１１−１４が
形成されている。
なお、図において、１６はアルミニューム、１７はバル
ク層、１８は酸化膜である。
［発明の効果コ 以上説明したように、この発明によれば、共通定電圧素
子の第１の電極を共通接続端子に接続するとともに、該
共通定電圧素子の第２の電極を複数の独立用定電圧素子
の第２の７Ｊ３極に接続した定電圧半導体チップを有し
ているので、共通接続端子と各独立接続端子との間の静
電容量が小さい上に、ＩＣカードの折曲げに対する耐力
が比較的大きく、かつ組立て易く、生産性の向上を図る
ことができる。
【図面の簡単な説明】
第１図はこの発明の一実施例に係る携帯可能記憶媒体の
回路図、第２図は第１図の携帯可能記憶媒体に使用され
る保護回路用の定電圧半導体チップの平面図、第３図は
第２図（ａ）の八−ＡＩ！ｉｌ断面図、第４図は従来の
携帯可能記憶媒体の回路図および保護回路に使用される
ツェナーダイオードブロック素子の構造図、第５図は従
来の携帯可能記憶媒体に使用される保護回路の回路構成
図および該保護回路を構成する半導体チップの平面図で
ある。 １ａ−１ｈ・・・接続端子 ９・・・保護回路 １０・・・共通定電圧素子 １１−１４・・・独立定電圧素子 代理人　弁理士　三　好　保　男 第５ｆｆｆｌ（ａ）　　　　　　　　第５因（ｂ）手続
？ｔ１３正書（自発） 昭和６２年１月ｇ日

Claims (3)

    【特許請求の範囲】
  1. （１）外部装置との電気的接続を行なうための共通接続
    端子および複数の独立接続端子と、該接続端子に接続さ
    れた集積回路チップとを有する携帯可能記憶媒体におい
    て、第１の電極が前記共通接続端子に接続される共通定
    電圧素子と、第２の電極が共通定電圧素子の第２の電極
    に共通に接続され、第１の電極が前記複数の独立接続端
    子にそれぞれ接続される複数の独立定電圧素子とを有す
    る定電圧半導体チップを備えたことを特徴とする携帯可
    能記憶媒体。
  2. （２）前記独立定電圧素子は、共通定電圧素子の周囲に
    配置形成されたことを特徴とする特許請求の範囲第１項
    に記載の携帯可能記憶媒体。
  3. （３）前記共通定電圧素子および独立定電圧素子は定電
    圧素子ダイオードで構成され、第１および第２の電極は
    それぞれアノードおよびカソード、またはカソードおよ
    びアノードであることを特徴とする特許請求の範囲第１
    項記載の携帯可能記憶媒体。
JP61133767A 1986-06-11 1986-06-11 携帯可能記憶媒体 Expired - Lifetime JPH06104394B2 (ja)

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