JPS62290940A - マイクロ・プロセツサ用エミユレ−タ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔産業上の利用分野〕 本発明はマイクロ・プロセッサ用エミュレータ装置に関
し、特に対象プロセッサがＣＭＯ８構造の場合の安全性
改善の分野に関する。

〔従来の技術〕

従来、この種のマイクロ・プロセッサ用エミュレータ装
置は開発対象装置側のエミュレータ部と直接接続される
素子を考慮した設計はなされていなかった。

〔発明が解決しようとする問題点〕

上述した従来のエミュレータ装置は、開発対象装置のエ
ミュレータ部と直接接続される素子が０ＭＯ８である場
合、エミュレータ装置の電源を開発対象装置側の電源よ
り早く投入した場合、エミュレータ側からの出力信号線
がハイレベルであると開発対象装置側が電源未投入状態
において該Ｃ５ｔｏｓ素子がラチアップ現象を起し破壊
する可能性がある。また投入順序が逆の場合、開発対象
装置側からの出力信号線がハイレベルであると、エミュ
レータ側の入力素子がＣＭ　ＯＳである場合、エミュレ
ータ側の入力素子が破壊される可能性がある。

〔問題点を解決するための手段〕

本発明のエミュレータ装置は、開発対象装置の［首の投
入、未投入を検出する手段と該開発対象装置と直接接続
される信号線を上記検出手段に二り制御する手段を有し
ている。

〔実施例〕

次に本発明について第１図を参照して説明する。

第１図は本発明の一実施例である。１はマイクロ・プロ
セッサ用エミュレータ装置、２は開発対象装置である。

エミュレータ装置ｉｉｌ：は開発対象装置の主電源状態
検出部６と制御部７と信号線制御部５と情報通信部３と
エミュレータ主装置１０とによって構成されている。

次にその動作を説明する。一般エミュレータ装置におい
ては、エミュレータ装置の電源を開発対象装置の電源よ
り常に先に投入する場合、エミュレータ装置内の０ＭＯ
８構造を持つ情報通信部の入力バッファは破壊されない
。しかし、開発対象装置の情報通信部の入力バッファは
マイクロ・プロセッサ・エミュレータ装置の情報通信部
からの信号が入る為該入カバ、ファがラッチアップ現象
を引き起こす。

そこで、開発対象装置の主電源状態検出部６で開発対象
装置の電源′″ＯＮ”　、”ＯＦ’Ｆ“状態を検出する
。

開発対象装置の電源が１ＯＮ“状態であれば、制御部７
によりマイクロ・プロセッサ用エミュレータ装置の情報
通信部３と開発対象装置の情報通信部４の間にある信号
線制御部５にアクティブ信号を出力し信号線８をアクテ
ィブにする。この結果、開発対象装置の情報通信部の入
力バッファはラッチアップ現象を引き起こさない。

開発対象装置の電源が１ＣＪ　Ｆ　Ｆ“状態であれば、
ＯＮ“状態の時とは逆に、上記信号線制御部５にインア
クティブ信号を出力し、信号線８をハイ・インピーダン
スにする。こｎにより、開発対象装置の情報通信部の入
力バッファのラッチアップ現象を防止する事ができる。

〔発明の効果〕

以上説明したように本発８Ａは、マイクロ・プロセッサ
用エミュレータ装置と開発対象装置の情報通信部の信号
線を開発対象装置の主電源がゝゝＵ　ＦＦ“の時に電気
的に未接続状態にし、ゞＯＮ”の時に接続状態にするこ
とによシ開発対象装置の上記通信部の０ＭＯ８構造をも
つ入カパノファがラッチアップ現象を引き起こす事を防
止する効果がある。

【図面の簡単な説明】

第１図は本発明のマイクロ・プロセッサ用エミュレータ
装置のブロック図である。 １・・・・・・マイクロ・プロセッサ用エミュレータ装
置、２・・・・・・開発対象装置、３・・・・・・情報
通信部、４・・・・・・情報通信部、５・・・・・・信
号線制御部、６・・・・・・開発対象装置の主電源状態
検出部、７・・・・・・制御部、８・−・・・・信号線
、９・・・・・・開発対象装置の主電源、１０・・・・
・・マイクロ・プロセッサ用エミュレータ主装置。 λｔ　　　　１ゝ１

Claims (1)

【特許請求の範囲】
1. 開発対象装置の電源の投入、未投入を検出する手段と該
   開発対象装置と直接接続される信号線を上記検出手段に
   より制御する手段を有する事を特徴とするマイクロ・プ
   ロセッサ用エミュレータ装置。