JPS62296243A - マイクロコンピユ−タ - Google Patents
マイクロコンピユ−タInfo
- Publication number
- JPS62296243A JPS62296243A JP61140672A JP14067286A JPS62296243A JP S62296243 A JPS62296243 A JP S62296243A JP 61140672 A JP61140672 A JP 61140672A JP 14067286 A JP14067286 A JP 14067286A JP S62296243 A JPS62296243 A JP S62296243A
- Authority
- JP
- Japan
- Prior art keywords
- reset
- circuit
- microcomputer
- output
- reset signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Retry When Errors Occur (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
産業上の利用分野
本発明は自動リセット回路を内蔵したマイクロコンピュ
ータに関するしのである。
ータに関するしのである。
従来の技術
従来のマイクロコンピュータは、リセット端子から入力
される外部リセット信号をシステム動作に同期させる同
期化回路と、同期化回路から出力されるリセット信号に
よりマイクロコンピュータをリセット状態にするリセッ
ト回路とを備えた回路構成であって、マイクロコンピュ
ータに異常が発生した場合、外部からリセット信号を加
えること；こ、上ってマイクロコンピュータをリセット
状態にしていた。
される外部リセット信号をシステム動作に同期させる同
期化回路と、同期化回路から出力されるリセット信号に
よりマイクロコンピュータをリセット状態にするリセッ
ト回路とを備えた回路構成であって、マイクロコンピュ
ータに異常が発生した場合、外部からリセット信号を加
えること；こ、上ってマイクロコンピュータをリセット
状態にしていた。
発明が解決しようとする問題点
このような従来の構成では、マイクロコンピュータの動
作に異常が生じた場合、外部からりセット信号を加えな
い限り、異常処理→ノ゛プルーグ・ンの中でブランチ命
令によりプログラム番地をイニシ゛ヤライズすることが
実行されろ程度にすぎない。このため不要な出力を出し
たままの状態に保持される出力ラッチの状態あるいは内
部レジスタ等が動作途中のままとなろ状胛が発生する。
作に異常が生じた場合、外部からりセット信号を加えな
い限り、異常処理→ノ゛プルーグ・ンの中でブランチ命
令によりプログラム番地をイニシ゛ヤライズすることが
実行されろ程度にすぎない。このため不要な出力を出し
たままの状態に保持される出力ラッチの状態あるいは内
部レジスタ等が動作途中のままとなろ状胛が発生する。
このような状態の下での外部回路とマイクロコンピュー
タの接続状態は安全な状態とは言えない。また、余分な
電流が流れたままであったりする不都合ｔ）あった。
タの接続状態は安全な状態とは言えない。また、余分な
電流が流れたままであったりする不都合ｔ）あった。
本発明は、マイクロコンピュータの動作に異常が生じて
も、異常処理サブルーチンの中で命令によりソフト的に
リセットをかけることができ、外部回路に対して安全な
状、態でマイクロコンピュータを待期状態にさせること
を目的きするものである。
も、異常処理サブルーチンの中で命令によりソフト的に
リセットをかけることができ、外部回路に対して安全な
状、態でマイクロコンピュータを待期状態にさせること
を目的きするものである。
問題点を解決するための手段
本発明のマイクロコンピュータは、マイクロコンピュー
タの動作異常時に、命令コード群の中に記述されたリセ
ット命令をデコードするデコード回路と、一方の入力点
が同デコード回路の出力点に、他方の入力点がリセット
端子に接続された論理ｆＯ回路と、入力点が同論理印回
路の出力点に接続されたリセット回路とを内蔵したもの
である。
タの動作異常時に、命令コード群の中に記述されたリセ
ット命令をデコードするデコード回路と、一方の入力点
が同デコード回路の出力点に、他方の入力点がリセット
端子に接続された論理ｆＯ回路と、入力点が同論理印回
路の出力点に接続されたリセット回路とを内蔵したもの
である。
作用
この構成によると、異常処理サブルーチンの中にリセッ
トをかける命令を記述しておけば、マイクロコンピュー
タの動作に異常が生じてム外部すセット信号によるリセ
ット状態とまったく同様のリセット状、態とすることが
できる。
トをかける命令を記述しておけば、マイクロコンピュー
タの動作に異常が生じてム外部すセット信号によるリセ
ット状態とまったく同様のリセット状、態とすることが
できる。
実施例
本発明のマイクロコンピュータの実施例を、図を参照し
て説明する。
て説明する。
図において、１はマイクロコンピュータ、２はリセット
端子、３は外部からリセット端子に印加された信号を同
期させる同期化回路、４は外部リセット信号線、５はマ
イクロコンピュータの命令コード群、６はこれらの命令
コードＺｊ１の中からリセット命令をデコードするリセ
ット命令デコード回路、７は内部リセット信号線、８は
内部および外部のリセット信号の論理和（○Ｒ）をとる
ＯＲ回路、９はマイクロコンピュータのリセット回路、
１０はリセット信号線である。
端子、３は外部からリセット端子に印加された信号を同
期させる同期化回路、４は外部リセット信号線、５はマ
イクロコンピュータの命令コード群、６はこれらの命令
コードＺｊ１の中からリセット命令をデコードするリセ
ット命令デコード回路、７は内部リセット信号線、８は
内部および外部のリセット信号の論理和（○Ｒ）をとる
ＯＲ回路、９はマイクロコンピュータのリセット回路、
１０はリセット信号線である。
次に、動作を説明する。
通常のリセットは外部からリセット端子２にリセット信
号を印加することによってなされる。すなわち、リセッ
ト信号が同期化回路３で同期化され、ＯＲ回路８を経由
してリセット回路９に加わり、このリセット回路を動作
させ、リセット信号［１０にリセット命令を出し、マイ
クロコンピュータ１の中の内部レジスタ、出力ポートラ
ッチ回路等をリセットする。
号を印加することによってなされる。すなわち、リセッ
ト信号が同期化回路３で同期化され、ＯＲ回路８を経由
してリセット回路９に加わり、このリセット回路を動作
させ、リセット信号［１０にリセット命令を出し、マイ
クロコンピュータ１の中の内部レジスタ、出力ポートラ
ッチ回路等をリセットする。
マイクロコンピュータの動作の異常時には、異常処理サ
ブルーチンの中に記述されたリセット命令が命令コード
群５の中からリセット命令デコード回路６によりデコー
ドされ、その信号が内部リセット信号線７に出力されて
ＯＲ回路８を経由し、リセット回路９を動作させてリセ
ット信号ＩＯにリセット命令を出し、マイクロコンピュ
ータ１の中の内部レジスタ、出力ポートラッチ回路等を
リセットする。
ブルーチンの中に記述されたリセット命令が命令コード
群５の中からリセット命令デコード回路６によりデコー
ドされ、その信号が内部リセット信号線７に出力されて
ＯＲ回路８を経由し、リセット回路９を動作させてリセ
ット信号ＩＯにリセット命令を出し、マイクロコンピュ
ータ１の中の内部レジスタ、出力ポートラッチ回路等を
リセットする。
なお、リセット回路９はＯＲ回路８により外部リセット
信号あるいは内部リセット信号のいずれか一方の信号が
人力されたとき動作してマイクロコンピュータをリセッ
トずろ。
信号あるいは内部リセット信号のいずれか一方の信号が
人力されたとき動作してマイクロコンピュータをリセッ
トずろ。
発明の効果
以上述べてきたように本発明のマイクロコンピュータは
、異常時ｌ二外部から１）セット信号を加えなくても、
異常処理ザブルーチンの中に記述しであるリセット命令
が命令コードｊ１ｒの中からデコードされ、内部リセッ
ト信号を発生させてマイクロコンピュータを完全なリセ
ット状、吠にすることができる。この結果、出力ポート
も高インピーダンスになるので外部回路と電流的に切り
離され、完全な状態で待期状態にすることができ、誤動
作防止に威力を発揮する効果が奏される。
、異常時ｌ二外部から１）セット信号を加えなくても、
異常処理ザブルーチンの中に記述しであるリセット命令
が命令コードｊ１ｒの中からデコードされ、内部リセッ
ト信号を発生させてマイクロコンピュータを完全なリセ
ット状、吠にすることができる。この結果、出力ポート
も高インピーダンスになるので外部回路と電流的に切り
離され、完全な状態で待期状態にすることができ、誤動
作防止に威力を発揮する効果が奏される。
図は本発明のマイクロコンピュータの実施例を示すブロ
ック図である。 １・・・・・・マイクロコンピュータ、２・・・・・・
リセット端子、３・・・・・・同期化回路、４・・・・
・・＋Ｖ部部上セット信号線５・・・・・・命令コード
群、６・・・・・・リセット命令デコード回路、７・・
・・・・内部リセット信号線、８・・・・・・ＯＲ回路
、９・・・・・・リセット回路、１０・・・・・・リセ
ット信号線。
ック図である。 １・・・・・・マイクロコンピュータ、２・・・・・・
リセット端子、３・・・・・・同期化回路、４・・・・
・・＋Ｖ部部上セット信号線５・・・・・・命令コード
群、６・・・・・・リセット命令デコード回路、７・・
・・・・内部リセット信号線、８・・・・・・ＯＲ回路
、９・・・・・・リセット回路、１０・・・・・・リセ
ット信号線。
Claims (1)
- マイクロコンピュータの動作異常時に、命令コード群の
中に記述されたリセット命令をデコードするデコード回
路と、一方の入力点が同デコード回路の出力点に、他方
の入力点がリセット端子に接続された論理和回路と、入
力点が同論理和回路の出力点に接続されたリセット回路
とを内蔵したことを特徴とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61140672A JPS62296243A (ja) | 1986-06-17 | 1986-06-17 | マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61140672A JPS62296243A (ja) | 1986-06-17 | 1986-06-17 | マイクロコンピユ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62296243A true JPS62296243A (ja) | 1987-12-23 |
Family
ID=15274073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61140672A Pending JPS62296243A (ja) | 1986-06-17 | 1986-06-17 | マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62296243A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03154115A (ja) * | 1989-11-10 | 1991-07-02 | Seiko Instr Inc | 半導体集積回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60178524A (ja) * | 1984-02-24 | 1985-09-12 | Nec Corp | １チツプマイクロコンピユ−タ |
-
1986
- 1986-06-17 JP JP61140672A patent/JPS62296243A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60178524A (ja) * | 1984-02-24 | 1985-09-12 | Nec Corp | １チツプマイクロコンピユ−タ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03154115A (ja) * | 1989-11-10 | 1991-07-02 | Seiko Instr Inc | 半導体集積回路 |
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