JPS62297953A - 表示装置 - Google Patents
表示装置Info
- Publication number
- JPS62297953A JPS62297953A JP61140315A JP14031586A JPS62297953A JP S62297953 A JPS62297953 A JP S62297953A JP 61140315 A JP61140315 A JP 61140315A JP 14031586 A JP14031586 A JP 14031586A JP S62297953 A JPS62297953 A JP S62297953A
- Authority
- JP
- Japan
- Prior art keywords
- frame buffer
- main memory
- display device
- display
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Controls And Circuits For Display Device (AREA)
- Digital Computer Display Output (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な現用
（産業上の利用分野）
本発明は、ワークステーションやマイクロコンピュータ
システム等において用いられる表示装置に関する。
システム等において用いられる表示装置に関する。
（従来の技術）
マイクロコンピュータシステム等において用いられる表
示Ｂ１１ｆｆの１つとして、従来、フレームバッファ方
式によって表示するようにしたものが知られている。
示Ｂ１１ｆｆの１つとして、従来、フレームバッファ方
式によって表示するようにしたものが知られている。
この方式の表示装置は、第３図に示す如くグラフィック
プロセッサ（ＧＰ）１と、フレームバッファ２と、メイ
ンメモリ３と、表示器４とを備えており、メインメモリ
３やフォントメモリ（図示略）に記憶されている文字フ
ォントデータ等を７レームパツフア２に転送して、表示
データを作成する一方、このフレームバッファ２に内き
込まれている表示データを順次読み出して表示器４に供
給し、これをこの表示器４の画面上に表示させる。
プロセッサ（ＧＰ）１と、フレームバッファ２と、メイ
ンメモリ３と、表示器４とを備えており、メインメモリ
３やフォントメモリ（図示略）に記憶されている文字フ
ォントデータ等を７レームパツフア２に転送して、表示
データを作成する一方、このフレームバッファ２に内き
込まれている表示データを順次読み出して表示器４に供
給し、これをこの表示器４の画面上に表示させる。
（発明が解決しようとする問題点）
ところでこのような従来の表示装置においては、フレー
ムバッファ２と、メインメモリ３とを同一のアドレス空
間に配置し、かつこれらのアドレスを連続させてりだの
で、メインメモリ３を増設したとき、フレームバッファ
２の読出し番地が変わってしまうという不都合があった
。
ムバッファ２と、メインメモリ３とを同一のアドレス空
間に配置し、かつこれらのアドレスを連続させてりだの
で、メインメモリ３を増設したとき、フレームバッファ
２の読出し番地が変わってしまうという不都合があった
。
このため、メインメモリ３を増設したとき、この増設し
た分のアドレスをフレームバッファ２の後に配置するこ
とも考えられるが、このようにするとシステム構築上、
種々の不都合が生じる。
た分のアドレスをフレームバッファ２の後に配置するこ
とも考えられるが、このようにするとシステム構築上、
種々の不都合が生じる。
本発明は上記の事情に鑑み、フレームバッファの物理ア
ドレスと、メインメモリの物理アドレスとを不連続にす
ることなく、フレームバッファと、メインメモリとを異
なるアドレス空間に配置することができる表示装置を提
供することを目的としている。
ドレスと、メインメモリの物理アドレスとを不連続にす
ることなく、フレームバッファと、メインメモリとを異
なるアドレス空間に配置することができる表示装置を提
供することを目的としている。
（問題点を解決するための手段）
上記問題点を解決するため本発明による表示装置は、メ
インメモリとフレームバッファとを同一バスに接続し、
このフレームバッファから表示データを出力させて表示
器に表示させる表示装置において、前記メインメモリと
フレームバッファとをｔＩｌｌｌｌＩするプロセッサと
前記バスとの間に配置され、その内部にセットされてい
るフラグに応じて前記メインメモリとフレームバッファ
とを相異なるアドレス空間に配置するアドレス変換部を
設けたことを特徴としている。
インメモリとフレームバッファとを同一バスに接続し、
このフレームバッファから表示データを出力させて表示
器に表示させる表示装置において、前記メインメモリと
フレームバッファとをｔＩｌｌｌｌＩするプロセッサと
前記バスとの間に配置され、その内部にセットされてい
るフラグに応じて前記メインメモリとフレームバッファ
とを相異なるアドレス空間に配置するアドレス変換部を
設けたことを特徴としている。
（実施例）
第１図は本発明による表示装置の一実施例を示すブロッ
ク図である。
ク図である。
この図に示す表示装置は、ワークステーションやマイク
ロコンピュータシステム等において用いられるものであ
り、グラフィックブＯセッサ（ＧＰ）１２と、メモリマ
ネージメントユニット（ＭＭＵ）１３と、フレームバッ
ファ部１４と、メインメモリ１５と、表示器１６と、バ
ス１９とを備えている。
ロコンピュータシステム等において用いられるものであ
り、グラフィックブＯセッサ（ＧＰ）１２と、メモリマ
ネージメントユニット（ＭＭＵ）１３と、フレームバッ
ファ部１４と、メインメモリ１５と、表示器１６と、バ
ス１９とを備えている。
ＧＰｌ ２は、マイクロブ０セツサ等を備えて構成され
ており、プログラムされた手順に従ってＭＭｔＪ１３に
プロセッサアドレス信号Ｓ１を供給してフレームバッフ
ァ部１４またはメインメしり１５のいずれか一方を選択
的にアクセスして各種の処理を行う。
ており、プログラムされた手順に従ってＭＭｔＪ１３に
プロセッサアドレス信号Ｓ１を供給してフレームバッフ
ァ部１４またはメインメしり１５のいずれか一方を選択
的にアクセスして各種の処理を行う。
ＭＭＵ１３は、第２図に示す如く前記プロセッサアドレ
ス信号Ｓ１のページナンバをページアドレスに変換する
変換テーブル１８を備えており、この変換テーブル１８
の各ページエントリにはフレームバッファ部１４または
メインメモリ１５のいずれか一方を選択するためのフラ
グエリア２０゜２１が設けられている。
ス信号Ｓ１のページナンバをページアドレスに変換する
変換テーブル１８を備えており、この変換テーブル１８
の各ページエントリにはフレームバッファ部１４または
メインメモリ１５のいずれか一方を選択するためのフラ
グエリア２０゜２１が設けられている。
そして、これら各フラグエリア２０．２１にフラグＭ、
Ｂのいずれか一方がセットされている状態で、前記ＧＰ
１２がプロセッサアドレス信号Ｓ１を出力したとき、Ｍ
ＭＬＪ１３は、このプロセッサアドレス信号Ｓ１のペー
ジナンバをページアドレスに変換するとともに、このペ
ージアドレスと前記プロセッサアドレス信ＩＳ１のオフ
セットとから物理アドレス信号Ｓ１を生成して、これを
フレームバッファ部１４と、メインメモリ１５とに供給
する。
Ｂのいずれか一方がセットされている状態で、前記ＧＰ
１２がプロセッサアドレス信号Ｓ１を出力したとき、Ｍ
ＭＬＪ１３は、このプロセッサアドレス信号Ｓ１のペー
ジナンバをページアドレスに変換するとともに、このペ
ージアドレスと前記プロセッサアドレス信ＩＳ１のオフ
セットとから物理アドレス信号Ｓ１を生成して、これを
フレームバッファ部１４と、メインメモリ１５とに供給
する。
メインメモリ１５は、前記ＧＰ１２の動作を規制するプ
ログラムやこのＧＰｌ２が使用する各種データ等が格納
されており、前記ＭＭＬＪ１３から供給された物理アド
レス信号Ｓ２中のフラグＭに対応するピットが“１”に
セットされているときにオン状態になって前記ＧＰ１２
によってリード・ライトされる。
ログラムやこのＧＰｌ２が使用する各種データ等が格納
されており、前記ＭＭＬＪ１３から供給された物理アド
レス信号Ｓ２中のフラグＭに対応するピットが“１”に
セットされているときにオン状態になって前記ＧＰ１２
によってリード・ライトされる。
またフレームバッファ部１４は、ｎＩＡＸＬ行の大きさ
を持つデュアルポートＲＡＭ （ランダム・アクセス・
メモリ）を備えており、前記ＭＭｔＪ１３から供給され
た物理アドレス信号Ｓ２中の７ラグＢがセットされてい
るときにオン状態になり、前記ＧＰ１２によってリード
・ライトされる。
を持つデュアルポートＲＡＭ （ランダム・アクセス・
メモリ）を備えており、前記ＭＭｔＪ１３から供給され
た物理アドレス信号Ｓ２中の７ラグＢがセットされてい
るときにオン状態になり、前記ＧＰ１２によってリード
・ライトされる。
そして、表示タイミングになる毎に、このフレームバッ
ファ部１４から１ライン分の表示データが出力されて表
示３１６に供給され、この表示器１６の画面上にこれが
表示される。
ファ部１４から１ライン分の表示データが出力されて表
示３１６に供給され、この表示器１６の画面上にこれが
表示される。
このようにこの実施例においては、前記Ｍ Ｍ Ｌ、１
１３に７ラグエリ７２０．２１を設け、これらの各フラ
グエリア２０．２１にフラグＭ、Ｂのいずれか一方をセ
ットすることによってフレームバッファ部１４と、メイ
ンメモリ１５とを選択し得るようにしたので、フレーム
バッファ部１４のアドレス空間と、メインメモリ１５の
アドレス空間とを、各々” ｏ ”からスタートさせる
ことができる。
１３に７ラグエリ７２０．２１を設け、これらの各フラ
グエリア２０．２１にフラグＭ、Ｂのいずれか一方をセ
ットすることによってフレームバッファ部１４と、メイ
ンメモリ１５とを選択し得るようにしたので、フレーム
バッファ部１４のアドレス空間と、メインメモリ１５の
アドレス空間とを、各々” ｏ ”からスタートさせる
ことができる。
これにより、メインメモリ１５を増設したときやフレー
ムバッファ部１４を増設したときにも、これらメインメ
モリ１５やフレームバッファ部１４の論理アドレスが変
わらないようにすることができる。
ムバッファ部１４を増設したときにも、これらメインメ
モリ１５やフレームバッファ部１４の論理アドレスが変
わらないようにすることができる。
（発明の効果）
以上説明したように本発明によれば、フレームバッファ
の物理アドレスと、メインメモリの物理アドレスを不連
続にすることなく、フレームバッファと、メインメモリ
とを異なるアドレス空間に配置することができる。
の物理アドレスと、メインメモリの物理アドレスを不連
続にすることなく、フレームバッファと、メインメモリ
とを異なるアドレス空間に配置することができる。
第１図は本発明による表示装置の一実施例を示すブロッ
ク図、第２図は第１図に示すＭＭＩＪの変換する変換テ
ーブル例を示す模式図、第３図は従来の表示装置の一例
を示すブロック図である。 １２・・・ＧＰ、１３・・・ＭＭＬＪ、１４・・・フレ
ームバッファ部、１５・・・メインメモリ。 代理人 弁理士 岩倉哲二（他１名） 第１図 ２−ＧＰ １３−ＭＭＬｌ １４− フレームバッファ部 １５−メインメモリ 第２図 プロセッサアドレス 物理アドレス 第 ３ 図
ク図、第２図は第１図に示すＭＭＩＪの変換する変換テ
ーブル例を示す模式図、第３図は従来の表示装置の一例
を示すブロック図である。 １２・・・ＧＰ、１３・・・ＭＭＬＪ、１４・・・フレ
ームバッファ部、１５・・・メインメモリ。 代理人 弁理士 岩倉哲二（他１名） 第１図 ２−ＧＰ １３−ＭＭＬｌ １４− フレームバッファ部 １５−メインメモリ 第２図 プロセッサアドレス 物理アドレス 第 ３ 図
Claims (1)
- メインメモリとフレームバッファとを同一バスに接続し
、このフレームバッファから表示データを出力させて表
示器に表示させる表示装置において、前記メインメモリ
とフレームバッファとを制御するプロセッサと、前記バ
スとの間に配置され、その内部にセットされているフラ
グに応じて前記メインメモリとフレームバッファとを相
異なるアドレス空間に配置するアドレス変換部を設けた
ことを特徴とする表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61140315A JPS62297953A (ja) | 1986-06-18 | 1986-06-18 | 表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61140315A JPS62297953A (ja) | 1986-06-18 | 1986-06-18 | 表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62297953A true JPS62297953A (ja) | 1987-12-25 |
Family
ID=15265945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61140315A Pending JPS62297953A (ja) | 1986-06-18 | 1986-06-18 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62297953A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5854461A (ja) * | 1981-09-28 | 1983-03-31 | Toshiba Corp | メモリのアクセル制御方式 |
| JPS60129856A (ja) * | 1983-12-19 | 1985-07-11 | Matsushita Electric Ind Co Ltd | メモリ制御回路 |
-
1986
- 1986-06-18 JP JP61140315A patent/JPS62297953A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5854461A (ja) * | 1981-09-28 | 1983-03-31 | Toshiba Corp | メモリのアクセル制御方式 |
| JPS60129856A (ja) * | 1983-12-19 | 1985-07-11 | Matsushita Electric Ind Co Ltd | メモリ制御回路 |
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