JPS6251442U - - Google Patents

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JPS6251442U
JPS6251442U JP12799486U JP12799486U JPS6251442U JP S6251442 U JPS6251442 U JP S6251442U JP 12799486 U JP12799486 U JP 12799486U JP 12799486 U JP12799486 U JP 12799486U JP S6251442 U JPS6251442 U JP S6251442U
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JP
Japan
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JP12799486U
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  • Detection And Correction Of Errors (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Description

【図面の簡単な説明】
第１図は従来の方式の一例のブロツク図、第２
図は本考案のパリテイチエツク回路の一実施例の
ブロツク図である。 ＣＰＵ……マイクロコンピユータ、ＭＥＭ……
メモリ、ＰＣ……パリテイチエツク回路、ＰＧ…
…パリテイビツト発生回路、ＯＲ……論理和ゲー
ト回路、ＡＮＤ……論理積ゲート回路、ＡＢｏ，
ＡＢ１，…，ＡＢｊ……アドレスバス、ＤＢｏ，
ＤＢ１，…，ＤＢｎ……データバス、Ａｏ，Ａ１
，…，Ａｊ……アドレスバス情報端子、Ｄｏ，Ｄ
１，…，Ｄｎ……データバス情報端子、Ｗ……書
込み情報信号端子、Ｒ……読出し情報信号端子、
ＲＤＹ……周辺装置準備可能情報信号端子、ＲＳ
Ｔ……初期設定情報信号端子、ＩＮＴ……割込み
情報信号端子、Ｐ……パリテイビツト情報信号端
子、ＯＫ……パリテイ正常信号端子、ＥＲＲ……
パリテイ異常信号端子。

Claims (1)

  1. 【実用新案登録請求の範囲】 データバスを介してマイクロコンピユータより
    構成される中央処理装置が、記憶装置との間でデ
    ータの書込みおよび読出しを行なうデータ処理装
    置において、 前記データバスに接続され、かつ前記中央処理
    装置が前記記憶装置に前記データを書込むとき、
    前記中央処理装置の制御に従つて書込まれる前記
    データのパリテイに従い、所定のパリテイビツト
    を発生し、かつ前記中央処理装置が前記記憶装置
    に前記データとともに前記パリテイビツトを書込
    めるように前記パリテイビツトを出力するパリテ
    イビツト発生回路と、 前記データバスに接続され、かつ前記中央処理
    装置が前記記憶装置から前記データを読出すとき
    、前記中央処理装置の制御に従つて前記記憶装置
    から前記データとともに読出される前記パリテイ
    ビツトに従い読出される前記データのパリテイを
    検定し、かつその検定の結果続出される前記デー
    タのパリテイが正常であるときは前記中央処理装
    置を構成するマイクロコンピユータの周辺装置準
    備可能情報信号端子に前記中央処理装置が正常処
    理動作を続行するようにパリテイ正常信号を出力
    し、異常であるときには前記中央処理装置を構成
    するマイクロコンピユータの初期設定情報信号端
    子および割込み情報信号端子のいずれかに前記中
    央処理装置が異常処理動作を開始するようにパリ
    テイ異常信号を出力するパリテイチエツク回路と
    、 を備えることを特徴とするパリテイチエツク回路
    。
JP12799486U 1986-08-22 1986-08-22 Expired JPS6230105Y2 (ja)

Priority Applications (1)

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JP12799486U JPS6230105Y2 (ja) 1986-08-22 1986-08-22

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JP12799486U JPS6230105Y2 (ja) 1986-08-22 1986-08-22

Publications (2)

Publication Number Publication Date
JPS6251442U true JPS6251442U (ja) 1987-03-31
JPS6230105Y2 JPS6230105Y2 (ja) 1987-08-03

Family

ID=31023260

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JP12799486U Expired JPS6230105Y2 (ja) 1986-08-22 1986-08-22

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JPS6230105Y2 (ja) 1987-08-03

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