JPS6231086A - メモリ構成 - Google Patents
メモリ構成Info
- Publication number
- JPS6231086A JPS6231086A JP60170406A JP17040685A JPS6231086A JP S6231086 A JPS6231086 A JP S6231086A JP 60170406 A JP60170406 A JP 60170406A JP 17040685 A JP17040685 A JP 17040685A JP S6231086 A JPS6231086 A JP S6231086A
- Authority
- JP
- Japan
- Prior art keywords
- rom
- speed
- low
- high speed
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Memory System (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、１チツプＣＰＵをはじめとする１チツプ半導
体装置におけるＲＯＭ （読出し専用メモリ）に関する
ものである。
体装置におけるＲＯＭ （読出し専用メモリ）に関する
ものである。
（従来技術）
ＲＯＭにはプログラムやデータなどが記憶される。ＲＯ
Ｍには、記憶密度が小さいために大型化するが読出し速
度は大きいＯＲ型の高速ＲＯＭと、逆に読出し速度が小
さいが記憶密度は大きくて小型で大容量を達成すること
のできるＡＮＤ型の低速ＲＯＭとがある。ＡＮＤ型ＲＯ
ＭはＯＲ型ＲＯＭに比べて同一エリアに２〜３倍のメモ
リ容量を実現することができる。しかし、ＡＮＤ型ＲＯ
Ｍの読出し速度が著しく遅いため、通常はＡＮＤ型ＲＯ
Ｍは単独では使用されない。
Ｍには、記憶密度が小さいために大型化するが読出し速
度は大きいＯＲ型の高速ＲＯＭと、逆に読出し速度が小
さいが記憶密度は大きくて小型で大容量を達成すること
のできるＡＮＤ型の低速ＲＯＭとがある。ＡＮＤ型ＲＯ
ＭはＯＲ型ＲＯＭに比べて同一エリアに２〜３倍のメモ
リ容量を実現することができる。しかし、ＡＮＤ型ＲＯ
Ｍの読出し速度が著しく遅いため、通常はＡＮＤ型ＲＯ
Ｍは単独では使用されない。
一方、第２図に示されるように、１チツプマイクロコン
ピユータ２のＲＯＭとしてＯＲ型の高速ＲＯＭ４のみを
使用した場合、ＲＯＭの容量が増大してくると第３図に
示されるようにＲＯＭの占める割合が大きくなり、ＲＯ
Ｍの容量でチップサイズが決定されるようになってくる
。
ピユータ２のＲＯＭとしてＯＲ型の高速ＲＯＭ４のみを
使用した場合、ＲＯＭの容量が増大してくると第３図に
示されるようにＲＯＭの占める割合が大きくなり、ＲＯ
Ｍの容量でチップサイズが決定されるようになってくる
。
そこで、大容量ＲＯＭ内蔵の１チツプマイクロコンピユ
ータで体、ＡＮＤ型ＲＯＭとＯＲ型Ｒ０Ｍの折衷型であ
るＡＮＤ−ＯＲ型ＲＯＭがよく使用される。しかし、そ
のＡＮＤ−ＯＲ型ＲＯＭはＣＰＵの高速化に対応しにく
い欠点がある。
ータで体、ＡＮＤ型ＲＯＭとＯＲ型Ｒ０Ｍの折衷型であ
るＡＮＤ−ＯＲ型ＲＯＭがよく使用される。しかし、そ
のＡＮＤ−ＯＲ型ＲＯＭはＣＰＵの高速化に対応しにく
い欠点がある。
（目的）
本発明は、１チツプマイクロコンピユータその他の１チ
ツプ半導体装置において、読出し速度がほぼ高速ＲＯＭ
に近く、メモリ容量がほぼ低速ＲＯＭに近くなるメモリ
構成を実現することを目的とするものである。
ツプ半導体装置において、読出し速度がほぼ高速ＲＯＭ
に近く、メモリ容量がほぼ低速ＲＯＭに近くなるメモリ
構成を実現することを目的とするものである。
（構成）
本発明のメモリ構成では、記憶密度が大きく読出し速度
が小さい低速ＲＯＭと、記憶密度が小さく読出し速度が
大きい低速ＲＯＭとが、同一チップ上で同一のアドレス
指示器によりアクセスされる同一アドレス空間上に適比
の割合で配置され、高速性の要求されるデータは高速Ｒ
ＯＭに記憶され、高速性の要求されないデータは低速Ｒ
ＯＭに記憶されている。
が小さい低速ＲＯＭと、記憶密度が小さく読出し速度が
大きい低速ＲＯＭとが、同一チップ上で同一のアドレス
指示器によりアクセスされる同一アドレス空間上に適比
の割合で配置され、高速性の要求されるデータは高速Ｒ
ＯＭに記憶され、高速性の要求されないデータは低速Ｒ
ＯＭに記憶されている。
以下、実施例について具体的に説明する。
第１図は第２図と同様の１チツプマイクロコンピユータ
において、ＲＯＭ４と同一のメモリ容量を高速ＲＯＭ８
と低速ＲＯＭｌ０により実現したものである。高速ＲＯ
Ｍ８と低速ＲＯＭｌ０は同一のアドレス空間を形成し、
同一のアドレス指示器によりアクセスされる。１２は本
実施例で節約さ九たチップ領域である。
において、ＲＯＭ４と同一のメモリ容量を高速ＲＯＭ８
と低速ＲＯＭｌ０により実現したものである。高速ＲＯ
Ｍ８と低速ＲＯＭｌ０は同一のアドレス空間を形成し、
同一のアドレス指示器によりアクセスされる。１２は本
実施例で節約さ九たチップ領域である。
ＲＯＭ８，１０にはＣＰＵが実行するプログラムＲＯＭ
と、ＣＰＵが利用するデータＲＯＭが含まれる。 。
と、ＣＰＵが利用するデータＲＯＭが含まれる。 。
データＲＯＭの例としてはドツトマトリックスのキャラ
クタジェネレータ、表示メツセージ、又はテーブルなど
がある。
クタジェネレータ、表示メツセージ、又はテーブルなど
がある。
プログラムＲＯＭはアクセスの割合が高いために高速性
が要求され、一方、データＲＯＭはプログラムＲＯＭに
比べてアクセスの割合が低く、低速でもよい反面、著し
く大容量を必要とする。
が要求され、一方、データＲＯＭはプログラムＲＯＭに
比べてアクセスの割合が低く、低速でもよい反面、著し
く大容量を必要とする。
そこで、一実施例としては、高速性の要求されるプロゲ
ラ、ムは高速ＲＯＭ８へ記憶させ、大容量が要求される
データは低速ＲＯＭｌ０へ記憶させるように、記憶を割
りつける。
ラ、ムは高速ＲＯＭ８へ記憶させ、大容量が要求される
データは低速ＲＯＭｌ０へ記憶させるように、記憶を割
りつける。
ＲＯＭ８．１０を全てプログラムＲＯＭとして使用する
場合もある。その場合には、プログラムの中でもアクセ
ス頻度の高いルーチンや高速性の要求されるルーチンは
高速ＲＯＭ８へ記憶させ、アクセス頻度の低いルーチン
や高速性の要求されないルーチンは低速ＲＯＭ１０へ記
憶させるようにすればよい。
場合もある。その場合には、プログラムの中でもアクセ
ス頻度の高いルーチンや高速性の要求されるルーチンは
高速ＲＯＭ８へ記憶させ、アクセス頻度の低いルーチン
や高速性の要求されないルーチンは低速ＲＯＭ１０へ記
憶させるようにすればよい。
（効果）
本発明によれば、高速ＲＯＭと低速ＲＯＭとを備えたこ
とにより、高速ＲＯＭのみの従来の場合に比べてメモリ
用のチップ領域が節約される。
とにより、高速ＲＯＭのみの従来の場合に比べてメモリ
用のチップ領域が節約される。
また、高速性の要求されるデータを高速ＲＯＭに、高速
性の要求されないデータを低速ＲＯＭに記憶させたこと
により、全体の性能を低下させることなく大容量を達成
することができるようになる。
性の要求されないデータを低速ＲＯＭに記憶させたこと
により、全体の性能を低下させることなく大容量を達成
することができるようになる。
第１図は一実施例を示すブロック図、第２＠は従来のメ
モリ構成を示すブロック図、第３図は従来の第２図のメ
モリ構成におけるメモリ容量とＲＯＭの占める割合を示
す図である。 ８・・・・・・高速ＲＯＭ、 １０・・・・・・低速ＲＯＭ。 １２・・・・・・節約されたメモリ用チップ領域。
モリ構成を示すブロック図、第３図は従来の第２図のメ
モリ構成におけるメモリ容量とＲＯＭの占める割合を示
す図である。 ８・・・・・・高速ＲＯＭ、 １０・・・・・・低速ＲＯＭ。 １２・・・・・・節約されたメモリ用チップ領域。
Claims (1)
- （１）記憶密度が大きく読出し速度が小さい低速ＲＯＭ
と、記憶密度が小さく読出し速度が大きい低速ＲＯＭと
を、同一チップ上で同一のアドレス指示器によりアクセ
スされる同一アドレス空間上に適比の割合で配置し、 高速性の要求されるデータを前記高速ＲＯＭに記憶し、
高速性の要求されないデータを前記低速ＲＯＭに記憶し
ていることを特徴とするメモリ構成。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60170406A JPS6231086A (ja) | 1985-07-31 | 1985-07-31 | メモリ構成 |
| US06/892,088 US4918586A (en) | 1985-07-31 | 1986-07-30 | Extended memory device with instruction read from first control store containing information for accessing second control store |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60170406A JPS6231086A (ja) | 1985-07-31 | 1985-07-31 | メモリ構成 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6231086A true JPS6231086A (ja) | 1987-02-10 |
Family
ID=15904333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60170406A Pending JPS6231086A (ja) | 1985-07-31 | 1985-07-31 | メモリ構成 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6231086A (ja) |
-
1985
- 1985-07-31 JP JP60170406A patent/JPS6231086A/ja active Pending
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