JPS6231159A - 密着型イメ−ジセンサ - Google Patents
密着型イメ−ジセンサInfo
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- JPS6231159A JPS6231159A JP60169978A JP16997885A JPS6231159A JP S6231159 A JPS6231159 A JP S6231159A JP 60169978 A JP60169978 A JP 60169978A JP 16997885 A JP16997885 A JP 16997885A JP S6231159 A JPS6231159 A JP S6231159A
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- Japan
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- image sensor
- sensor chip
- pulse
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- chip
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は密着型イメージセンサの構成に関する。
本発明は密着型イメージセンサにおいて、走査回路を同
じチップ上に構成し几フォトダイオードアレイチップを
複数本、縦列接続して実装し之ことにより、コストダウ
ン、大型センサの実現、製造の容易性等々の効果を有す
るものである。
じチップ上に構成し几フォトダイオードアレイチップを
複数本、縦列接続して実装し之ことにより、コストダウ
ン、大型センサの実現、製造の容易性等々の効果を有す
るものである。
従来例１
ｅＷ４昭５９−２２９９６８に示されるよう忙、フォト
ダイオードと走査回路は別チクプで構成されワイヤボン
ディングされているものであった。
ダイオードと走査回路は別チクプで構成されワイヤボン
ディングされているものであった。
従来例２
特開昭５９−８６３６３に示されるように、ＣＯＤチッ
プが千鳥状に配列され、動作上同一チップとなるように
光学的に結像させているものであっム〔発明ｂｔ解決し
ようとする問題点及び目的〕しかし、従来例１では、複
数個必要な別チップ構成の走査回路のコスト及びワイヤ
ポンディング等の実装コストが重さ入コストが高くなる
。また従来例２では光学結像素子のコスト及び光学結像
素子の実装調整コストが重さ入コストカ高くなるという
問題点を有する。
プが千鳥状に配列され、動作上同一チップとなるように
光学的に結像させているものであっム〔発明ｂｔ解決し
ようとする問題点及び目的〕しかし、従来例１では、複
数個必要な別チップ構成の走査回路のコスト及びワイヤ
ポンディング等の実装コストが重さ入コストが高くなる
。また従来例２では光学結像素子のコスト及び光学結像
素子の実装調整コストが重さ入コストカ高くなるという
問題点を有する。
そこで本発明はこのような問題点を解決するもので、そ
の目的とするところは、密着型イメージセンサのコスト
ダウン、それによって大型センナを実現し、ま几製造の
容易な密着型イメージセンサの構成を提供するところに
ある。
の目的とするところは、密着型イメージセンサのコスト
ダウン、それによって大型センナを実現し、ま几製造の
容易な密着型イメージセンサの構成を提供するところに
ある。
本発明の密着型イメージセンサは、走査回路、走査回路
により時系列的に選択されるスイッチアレイ、スイッチ
アレイと各々接続され几センサアレイを含むイメージセ
ンサチップを複数個備えるものである。
により時系列的に選択されるスイッチアレイ、スイッチ
アレイと各々接続され几センサアレイを含むイメージセ
ンサチップを複数個備えるものである。
本発明の密着型イメージセンサけ、イメージセンサチッ
プに、ｂいて、最終センサの選択パルスのタイミング中
にエンドパルスの立ち上／ｌ’−りと立ち下がりが含ま
れるのが特徴である。
プに、ｂいて、最終センサの選択パルスのタイミング中
にエンドパルスの立ち上／ｌ’−りと立ち下がりが含ま
れるのが特徴である。
本発明の密着型イメージセンサけ、各イメージセンサチ
ップの相互関係において、等間隔で直線上忙全部のセン
サを配置したセンサアレイを備えており、各イメージセ
ンサチップのビデオ出力端子を共通接続し、各イメージ
センサチップの走査回路が縦列接続されて、同一基板上
に実装されているのが特徴である。
ップの相互関係において、等間隔で直線上忙全部のセン
サを配置したセンサアレイを備えており、各イメージセ
ンサチップのビデオ出力端子を共通接続し、各イメージ
センサチップの走査回路が縦列接続されて、同一基板上
に実装されているのが特徴である。
本発明の密着型イメージセンサの上記の構成によれば、
複数個備えたイメージセンサチップを単一チップのよう
に取り扱うことができる。光学的には同一直線上に等間
隔でセンサを構成しているので従来例１釦用いたような
セルフォックレンズアレイ等が利用できる。回路的には
各イメージセンサチップ間のビデオ信号のつなぎ目で特
殊な信号処理を不要としている。それは各イメージセン
サチップの最終センサの選択パルスのタイミング中にエ
ンドパルスの立ち上がりと立ち下６’−りが含まれる設
計により実現している。
複数個備えたイメージセンサチップを単一チップのよう
に取り扱うことができる。光学的には同一直線上に等間
隔でセンサを構成しているので従来例１釦用いたような
セルフォックレンズアレイ等が利用できる。回路的には
各イメージセンサチップ間のビデオ信号のつなぎ目で特
殊な信号処理を不要としている。それは各イメージセン
サチップの最終センサの選択パルスのタイミング中にエ
ンドパルスの立ち上がりと立ち下６’−りが含まれる設
計により実現している。
第１図は本発明の実施例における密着型イメージセンサ
の実装図である。１０３の実装基板１Ｃ８１゜Ｓ２．Ｓ
３のイメージセンサチップを実装し、１０５のポンディ
ングワイヤで接続しである。イメージセンサチップＳ１
と８２のビデオ出力端子Ｖより及びイメージセンサチッ
プ８２と８３のビデオ出力端子Ｖより６”−１０３の実
装基板を介してそれぞれ接続されている。イメージセン
サチップＳ１のエンドパルス端子ＩＰとイメージセンサ
チップＳ２のスタートパルス端子ＳＰ、及びイメージセ
ンサチップＳ２のエンドパルス端子ＢＰとイメージセン
サチップＳ３のスタートパルス端子ＳＰが１０３の実装
基板を介してそれぞれ接続されている。センサバイアス
端子ＶＢＢ、クロック等入力端子群１０４及びイメージ
センサチップｓ１のスタートパルス端子ｓｐにはそれぞ
れ実装基板１０３を介して周辺回路が接続される。りＯ
−Ｉり等入力端子群１０４には走査回路１０１の電源端
子も含まれる。
の実装図である。１０３の実装基板１Ｃ８１゜Ｓ２．Ｓ
３のイメージセンサチップを実装し、１０５のポンディ
ングワイヤで接続しである。イメージセンサチップＳ１
と８２のビデオ出力端子Ｖより及びイメージセンサチッ
プ８２と８３のビデオ出力端子Ｖより６”−１０３の実
装基板を介してそれぞれ接続されている。イメージセン
サチップＳ１のエンドパルス端子ＩＰとイメージセンサ
チップＳ２のスタートパルス端子ＳＰ、及びイメージセ
ンサチップＳ２のエンドパルス端子ＢＰとイメージセン
サチップＳ３のスタートパルス端子ＳＰが１０３の実装
基板を介してそれぞれ接続されている。センサバイアス
端子ＶＢＢ、クロック等入力端子群１０４及びイメージ
センサチップｓ１のスタートパルス端子ｓｐにはそれぞ
れ実装基板１０３を介して周辺回路が接続される。りＯ
−Ｉり等入力端子群１０４には走査回路１０１の電源端
子も含まれる。
イメージセンサチップＳｉ、８２． Ｓ３は、チップノ
長辺方向の両側端に対称に（スタートパルス端子ＢＰ、
エンドパルス端子Ｆ、Ｐｆ省く）設けられたビデオ出力
端子Ｖより、センサバイアス端子ｖＢＢ、クロック等入
力端子群１０４を備え、ま几。
長辺方向の両側端に対称に（スタートパルス端子ＢＰ、
エンドパルス端子Ｆ、Ｐｆ省く）設けられたビデオ出力
端子Ｖより、センサバイアス端子ｖＢＢ、クロック等入
力端子群１０４を備え、ま几。
１０１の走査回路、１０２のスイッチアレイ、Ｄ１〜Ｄ
１００のフォトダイオードを備えている。
１００のフォトダイオードを備えている。
イメージセンサチップ８１，８２．８３は１等間隔で直
線上に全部のフォトダイオードＤ？ｍが位置するよう忙
実装基板１０３上に実装されている。
線上に全部のフォトダイオードＤ？ｍが位置するよう忙
実装基板１０３上に実装されている。
第２図は本発明の実施例における密着型イメージセンサ
の回路図である。Ｓ、 ＯＫ ＃′ｉセンサクロック端
子、ＰＦｓはフリツプフロツプ、Ｎ０ＲｎけＮＯＲゲー
ト、ＥＩＷＷはスイッチ素子、ＩＮＶｎはインバータで
あり、ＦＦ５１はハーフピットの７リツプ７０ツブであ
る。第２図では、イメージセンサチップ８１． Ｅ＋２
に限って記載しである。フリップフａ−）プＦＦ？Ｌ、
ＮＯＲゲー）ＮＯＲｎ、インバータエＮＶｎで走査回路
１０１を構成している。
の回路図である。Ｓ、 ＯＫ ＃′ｉセンサクロック端
子、ＰＦｓはフリツプフロツプ、Ｎ０ＲｎけＮＯＲゲー
ト、ＥＩＷＷはスイッチ素子、ＩＮＶｎはインバータで
あり、ＦＦ５１はハーフピットの７リツプ７０ツブであ
る。第２図では、イメージセンサチップ８１． Ｅ＋２
に限って記載しである。フリップフａ−）プＦＦ？Ｌ、
ＮＯＲゲー）ＮＯＲｎ、インバータエＮＶｎで走査回路
１０１を構成している。
ＮＯＲゲート１０１、インバータＩＮＶ１０１．ＩＮＶ
１０２、ＩＮＶ１０３で選択パルスデータの前縁に同期
し九幅の狭いエンドパルスＫＰを発生する。本実施例で
は、インバータＩＮＶ １０１．ＩＮＶ１０２．ＸＮＶ
１０３の動作遅れを利用して幅の狭いエンドパルスＥ
Ｐを発生しているが、コンデンサと抵抗による微分回路
でも良い。ＮＯＲゲートＮ０ＦＩ １０２ 。
１０２、ＩＮＶ１０３で選択パルスデータの前縁に同期
し九幅の狭いエンドパルスＫＰを発生する。本実施例で
は、インバータＩＮＶ １０１．ＩＮＶ１０２．ＸＮＶ
１０３の動作遅れを利用して幅の狭いエンドパルスＥ
Ｐを発生しているが、コンデンサと抵抗による微分回路
でも良い。ＮＯＲゲートＮ０ＦＩ １０２ 。
ＮＯＲ１０３１Ｃよって幅の狭いスタートパルスｓｐを
７リヴプフロツプＦＦ１の読み退入のできる選択パルス
データに波形整形する。スタートパルスＳＰに幅の狭い
パルスを入力すると、ＮＯＲゲートＮＯＲ１０２の出力
ｈ＝反転して、フリッププロップＦＦ１のデータをセッ
トし、フリップフロップＦ’Ｆ１のデータ読人込みと同
時にセンサクロックＳ、 ｃ ＫによってＮＯＲゲート
ＮＯＲ１０３６”−反転、し友がってＮＯＲゲートＮＯ
Ｆ＋１０２も反転して１サイクルのデータ読人込みを終
了する。７リツプ７０ヴブＦＦ１に対してＮＯＲゲー）
ＮＯＲ１０２に入力されるスタートパルスＳＰが、セ
ンサクロックＳ、 ＯＫ忙対して優先であるので、従来
のような幅の広いスタートパルスＳＰを入力しても問題
なく動作する。
７リヴプフロツプＦＦ１の読み退入のできる選択パルス
データに波形整形する。スタートパルスＳＰに幅の狭い
パルスを入力すると、ＮＯＲゲートＮＯＲ１０２の出力
ｈ＝反転して、フリッププロップＦＦ１のデータをセッ
トし、フリップフロップＦ’Ｆ１のデータ読人込みと同
時にセンサクロックＳ、 ｃ ＫによってＮＯＲゲート
ＮＯＲ１０３６”−反転、し友がってＮＯＲゲートＮＯ
Ｆ＋１０２も反転して１サイクルのデータ読人込みを終
了する。７リツプ７０ヴブＦＦ１に対してＮＯＲゲー）
ＮＯＲ１０２に入力されるスタートパルスＳＰが、セ
ンサクロックＳ、 ＯＫ忙対して優先であるので、従来
のような幅の広いスタートパルスＳＰを入力しても問題
なく動作する。
第２図では７リクプ７ｃ１ヴプＦ？５１をノＳ−７ビツ
ト構成としているｂ−、最終段フリップ７０ツブを１ビ
ツト構成として、イメージセンサチップＳ１）イメージ
センサチップＳ２のセンサクロックｓ、 ｃ Ｋにそれ
ぞれ逆相のクロックを入力して動作させることもできる
。その場合各イメージセンサチップのフォトダイオード
の数は奇数個となり、クロックが逆相になるので、セン
サクロックａＯＫラインからのビデオＶ工Ｉ）ＫＯライ
ンのストレー静電容量によるノイズを抑圧できる。
ト構成としているｂ−、最終段フリップ７０ツブを１ビ
ツト構成として、イメージセンサチップＳ１）イメージ
センサチップＳ２のセンサクロックｓ、 ｃ Ｋにそれ
ぞれ逆相のクロックを入力して動作させることもできる
。その場合各イメージセンサチップのフォトダイオード
の数は奇数個となり、クロックが逆相になるので、セン
サクロックａＯＫラインからのビデオＶ工Ｉ）ＫＯライ
ンのストレー静電容量によるノイズを抑圧できる。
第３図は本発明の実施例における密着型イメージセンサ
の動作波形図である。第３図は第２図と同様にイメージ
センサチップ８１．８２の入の場合について記載しであ
る。ＯＫはシステムクロックであり、１サイクルあたり
、１センサの読入出しを行なう。ＳＰはスタートパルス
であり、センサの信号の読入出しを開始させる。スター
トノ（ルスＳＰはイメージセンサチップＳ１のスタート
ノくルスＳＰである。イメージセンサチップＳ１のエン
ドパルスＥＰはイメージセンサチップＳ２のスタートパ
ルスＳＰである。イメージセンサチップ日２のエンドパ
ルスＥＰけ必要に応じて次のイメージセンサチップのス
タートパルスＳＰとすることｈ″−できる。
の動作波形図である。第３図は第２図と同様にイメージ
センサチップ８１．８２の入の場合について記載しであ
る。ＯＫはシステムクロックであり、１サイクルあたり
、１センサの読入出しを行なう。ＳＰはスタートパルス
であり、センサの信号の読入出しを開始させる。スター
トノ（ルスＳＰはイメージセンサチップＳ１のスタート
ノくルスＳＰである。イメージセンサチップＳ１のエン
ドパルスＥＰはイメージセンサチップＳ２のスタートパ
ルスＳＰである。イメージセンサチップ日２のエンドパ
ルスＥＰけ必要に応じて次のイメージセンサチップのス
タートパルスＳＰとすることｈ″−できる。
第３図に示すように、スタートパルスＳ１−８ＰはＮＯ
Ｒゲート８１−′ＮＯＲ１０２を通り、フリリプ７ 口
ｑ プ８１ ＦＦ１ のｓＩ Ｍｌ 、 ５ｌ−Ｑ
ｌ と読み込まれる。
Ｒゲート８１−′ＮＯＲ１０２を通り、フリリプ７ 口
ｑ プ８１ ＦＦ１ のｓＩ Ｍｌ 、 ５ｌ−Ｑ
ｌ と読み込まれる。
フリップフロップ８ｌ−Ｆ１５１の８１−Ｍ ５１はイ
ンバータＩＮＶ １０１ 、 工ＮＶ １０２ 、
ＩＮＶ １０３ に反転遅延されてＮＯＲゲー） Ｎ
ＯＲ１０１によりエンドパルス５ｌ−ＩＰを発生スる。
ンバータＩＮＶ １０１ 、 工ＮＶ １０２ 、
ＩＮＶ １０３ に反転遅延されてＮＯＲゲー） Ｎ
ＯＲ１０１によりエンドパルス５ｌ−ＩＰを発生スる。
次にエンドパルス５ｌ−ＩＰはスタートパルス８２−８
Ｐとなって−ＮＯＲゲートＳ ２− Ｎ ＯＲ１０２を
反転させて、７リツプフロツプ８２−ＦＦ１の８２−Ｍ
ｌ、８２−口と読入込まれる。ＮＯＲゲート８２−ＮＯ
Ｒ’１０２ばＮＯＲゲート８２−ＮＯＲ１０３にセンサ
クロックＳ、 ＯＫが入力されると反転して次のスター
トパルスの待期状態となる。
Ｐとなって−ＮＯＲゲートＳ ２− Ｎ ＯＲ１０２を
反転させて、７リツプフロツプ８２−ＦＦ１の８２−Ｍ
ｌ、８２−口と読入込まれる。ＮＯＲゲート８２−ＮＯ
Ｒ’１０２ばＮＯＲゲート８２−ＮＯＲ１０３にセンサ
クロックＳ、 ＯＫが入力されると反転して次のスター
トパルスの待期状態となる。
スタートパルスやエンドパルスはビデオ信号ラインとの
ストレー静電容量によってビデオ信号に雑音を発生させ
る。点線で囲まれ次スタートノ（ルスｓｐ、エンドパル
スＥＰのタイミングではビデオ信号は無効な出力となる
。しかし本発明では。
ストレー静電容量によってビデオ信号に雑音を発生させ
る。点線で囲まれ次スタートノ（ルスｓｐ、エンドパル
スＥＰのタイミングではビデオ信号は無効な出力となる
。しかし本発明では。
エンドパルス１１ｉＰの立ち上がりと立ち下がりが、フ
ォトダイオードＤ１００の選択期間内に納まるようにし
ているので、ビデオ出力ＶＩＤＥＯ上忙正負対称のノイ
ズが現れ、これを積分することによりノイズが抑圧され
、フォトダイオードＤ１００からの出力が無効になるの
を防いでいる。
ォトダイオードＤ１００の選択期間内に納まるようにし
ているので、ビデオ出力ＶＩＤＥＯ上忙正負対称のノイ
ズが現れ、これを積分することによりノイズが抑圧され
、フォトダイオードＤ１００からの出力が無効になるの
を防いでいる。
Ｓ、 ＣＸはセンサクロックであり、波形の立ち上がり
でスタートパルス８Ｐを読み込む。イメージセンサチッ
プＳ１でけＳｌ−工ＮＶ１からＳｌ−工ＭＶ１００まで
、イメージセンサチップＳ２でけＳｌ−工ＮＶ１からＳ
ｌ−工ＮＶ１００までの時系列的なスイッチ素子５Ｗｆ
Ｌの選択パルスを発生する。隣接する選択パルスの立ち
上がり波形と立ち下がり波形からのビデオ信号ラインに
対するストレー静電容ｆ（スイッチ素子ＥｉＷｎのゲー
ト静電容量を含む）はほとんどバランスしているので、
ビデオ信号に発生する雑音は抑圧される。しかし、選択
パルス８ｌ−ＩＮＶｌ、 Ｓ２−工ＮＶ １００の点
線で囲まれ７ｔｌイミングでは雑音を抑圧する選択パル
スがないので、ビデオ信号は無効な出力となる。選択パ
ルスＳ１−工ＮＶ１００，８２−ＩＮＶ１けチップｈ’
−異なるがタイミング発生器同じであるので、雑音は抑
圧される。
でスタートパルス８Ｐを読み込む。イメージセンサチッ
プＳ１でけＳｌ−工ＮＶ１からＳｌ−工ＭＶ１００まで
、イメージセンサチップＳ２でけＳｌ−工ＮＶ１からＳ
ｌ−工ＮＶ１００までの時系列的なスイッチ素子５Ｗｆ
Ｌの選択パルスを発生する。隣接する選択パルスの立ち
上がり波形と立ち下がり波形からのビデオ信号ラインに
対するストレー静電容ｆ（スイッチ素子ＥｉＷｎのゲー
ト静電容量を含む）はほとんどバランスしているので、
ビデオ信号に発生する雑音は抑圧される。しかし、選択
パルス８ｌ−ＩＮＶｌ、 Ｓ２−工ＮＶ １００の点
線で囲まれ７ｔｌイミングでは雑音を抑圧する選択パル
スがないので、ビデオ信号は無効な出力となる。選択パ
ルスＳ１−工ＮＶ１００，８２−ＩＮＶ１けチップｈ’
−異なるがタイミング発生器同じであるので、雑音は抑
圧される。
ＶＩＤＥＯはビデオ信号波形であり、８ｌ−Ｄ２から８
ｌ−Ｄｌｏｏ、 ５２−Ｄｌｏｏまでｈ；有効な出力
となる。積分波形はビデオ信号を１センナ出力ごとに積
分し几もので、８ｌ−Ｄｌｏｏ、８２−Ｄｌｏｏに対す
ルエンドパルス印の影響を抑圧することができる。
ｌ−Ｄｌｏｏ、 ５２−Ｄｌｏｏまでｈ；有効な出力
となる。積分波形はビデオ信号を１センナ出力ごとに積
分し几もので、８ｌ−Ｄｌｏｏ、８２−Ｄｌｏｏに対す
ルエンドパルス印の影響を抑圧することができる。
第４図は本発明の実施例における密着型イメージセンサ
のシステムブロック図である。スタートパルスＢＰ、ク
ロックＯＫがタイミング発生器４０３に入力されると各
ブロックに必要な制御信号を発生する。クロックバッフ
ァ４０５からセンサクロックｓ、 ｃ ｙ ｂＺイメー
ジセンサチップ８１．Ｓ２．Ｓ３に与えられ、またイメ
ージセンサチップＳ１．Ｓ２、Ｓ３にはそれぞれのスタ
ートパルスＳＰも与えられる。イメージセンサチップＳ
１． ｓ２． ｓ５のビデオ信号はプリアンプ４０７で
増幅され、積分器４０８で１センサ出力毎に積分される
。積分された出力はバッファアンプ４０９で増幅されＡ
／Ｄコンバータ４０１でデジタル信号に変換される。４
０２けデジタル信号出力端子である。
のシステムブロック図である。スタートパルスＢＰ、ク
ロックＯＫがタイミング発生器４０３に入力されると各
ブロックに必要な制御信号を発生する。クロックバッフ
ァ４０５からセンサクロックｓ、 ｃ ｙ ｂＺイメー
ジセンサチップ８１．Ｓ２．Ｓ３に与えられ、またイメ
ージセンサチップＳ１．Ｓ２、Ｓ３にはそれぞれのスタ
ートパルスＳＰも与えられる。イメージセンサチップＳ
１． ｓ２． ｓ５のビデオ信号はプリアンプ４０７で
増幅され、積分器４０８で１センサ出力毎に積分される
。積分された出力はバッファアンプ４０９で増幅されＡ
／Ｄコンバータ４０１でデジタル信号に変換される。４
０２けデジタル信号出力端子である。
以上述べたように本発明によれば、単純な構成により密
着型イメージセンサのコスタランが、はかれるという効
果を有する。複数のイメージセンサチップを用いてもプ
リアンプ等の信号処理系統は一系統で済むので１周辺回
路のコストも安いという効果を有する。単純な構成でか
つコストも安いことから大型のセンサも容易に、製造上
及びコスト的に実現できるという効果を有する。回路的
にも光学的にも特殊な処理をしていないので、確実性が
高いという効果を有する。
着型イメージセンサのコスタランが、はかれるという効
果を有する。複数のイメージセンサチップを用いてもプ
リアンプ等の信号処理系統は一系統で済むので１周辺回
路のコストも安いという効果を有する。単純な構成でか
つコストも安いことから大型のセンサも容易に、製造上
及びコスト的に実現できるという効果を有する。回路的
にも光学的にも特殊な処理をしていないので、確実性が
高いという効果を有する。
第１図は本発明の密着型イメージセンサの実装図。
第２図は本発明の密着型イメージセンサの回路図。
第３図は本発明の密着型イメージセンサの動作波形図。
第４図は本発明の密着型イメージセンサのシステムブロ
ック図。 １０１・・・・・・走査回路 １０２・・・…スイッチアレイ Ｄｎ （ｎ＝１．２．３・・・・・・１００）′・・・
・・・フォトダイオードＳ１．８２．８３・・・・・・
イメージセンサチップＶより ・・・・・・ビデオ出力
端子 ＥＰ・・・・・・エンドパルス端子 １０３・・・・・・実装基板 以 上 出膠人 株式会社 諏訪精工舎
ック図。 １０１・・・・・・走査回路 １０２・・・…スイッチアレイ Ｄｎ （ｎ＝１．２．３・・・・・・１００）′・・・
・・・フォトダイオードＳ１．８２．８３・・・・・・
イメージセンサチップＶより ・・・・・・ビデオ出力
端子 ＥＰ・・・・・・エンドパルス端子 １０３・・・・・・実装基板 以 上 出膠人 株式会社 諏訪精工舎
Claims (1)
- （１）ａ）走査回路、走査回路により時系列的に選択さ
れるスイッチアレイ、スイッチアレイとセンサアレイの
一端はそれぞれ共通に接続され、もう一端は各スイッチ
と各センサ間でそれぞれ接続されたセンサアレイを含む
イメージセンサチップを複数個備えた密着型イメージセ
ンサにおいて、ｂ）各イメージセンサチップの全センサ
を等間隔で直線上に配置したセンサアレイ、 ｃ）各イメージセンサチップ共通となるビデオ出力端子
、 ｄ）各イメージセンサチップの最終センサの選択パルス
のタイミング中に立ち上がり、立ち下がり共変化するエ
ンドパルス端子、 ｅ）各イメージセンサチップの走査回路が縦列接続され
た走査回路を備え、 ｆ）同一基板上に各イメージセンサチップを実装したこ
とを特徴とする密着型イメージセンサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60169978A JPH0771171B2 (ja) | 1985-08-01 | 1985-08-01 | 密着型イメ−ジセンサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60169978A JPH0771171B2 (ja) | 1985-08-01 | 1985-08-01 | 密着型イメ−ジセンサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6231159A true JPS6231159A (ja) | 1987-02-10 |
| JPH0771171B2 JPH0771171B2 (ja) | 1995-07-31 |
Family
ID=15896327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60169978A Expired - Fee Related JPH0771171B2 (ja) | 1985-08-01 | 1985-08-01 | 密着型イメ−ジセンサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0771171B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5260813A (en) * | 1990-03-08 | 1993-11-09 | Kabushiki Kaisha Toshiba | Image reading apparatus in which a series of semiconductor chips are electrically connected to each other |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61260758A (ja) * | 1985-05-15 | 1986-11-18 | Hitachi Ltd | 混成集積回路の節電方法 |
| JPS6213156A (ja) * | 1985-07-10 | 1987-01-21 | Fuji Electric Co Ltd | イメ−ジセンサ |
-
1985
- 1985-08-01 JP JP60169978A patent/JPH0771171B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61260758A (ja) * | 1985-05-15 | 1986-11-18 | Hitachi Ltd | 混成集積回路の節電方法 |
| JPS6213156A (ja) * | 1985-07-10 | 1987-01-21 | Fuji Electric Co Ltd | イメ−ジセンサ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5260813A (en) * | 1990-03-08 | 1993-11-09 | Kabushiki Kaisha Toshiba | Image reading apparatus in which a series of semiconductor chips are electrically connected to each other |
| US5280304A (en) * | 1990-03-08 | 1994-01-18 | Kabushiki Kaisha Toshiba | Thermal print head in which a series of semiconductor chips are electrically connected to each other |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0771171B2 (ja) | 1995-07-31 |
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