JPS6232534A - 加算回路 - Google Patents
加算回路Info
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- JPS6232534A JPS6232534A JP60172589A JP17258985A JPS6232534A JP S6232534 A JPS6232534 A JP S6232534A JP 60172589 A JP60172589 A JP 60172589A JP 17258985 A JP17258985 A JP 17258985A JP S6232534 A JPS6232534 A JP S6232534A
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- 238000000034 method Methods 0.000 description 2
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、加算結果および加算結果のパリティを出力す
る加算回路に関する。
る加算回路に関する。
（従来の技術）
従来、加算回路はエラーチェックのために加算結果を出
力するための加算結果出力回路と、パリティを出力する
だめのパリティ出力回路とをそれぞれ別々に備えていた
。また、桁上げが０か１かを決定するため長時間を要す
ることがしばしばあるため、あらかじめ桁上げがＯの場
合の加算結果と、そのパリティとを一組にしてあらかじ
め用意しておくとともに、桁上げが１の場合の加算結果
とそのパリティとを一組にしてあらかじめ用意しておき
、桁上げにより前者か後者を選択するようｆこ桁上げの
切換え方式を採用し、さらに斯かる加算回路を二重化し
ていた。
力するための加算結果出力回路と、パリティを出力する
だめのパリティ出力回路とをそれぞれ別々に備えていた
。また、桁上げが０か１かを決定するため長時間を要す
ることがしばしばあるため、あらかじめ桁上げがＯの場
合の加算結果と、そのパリティとを一組にしてあらかじ
め用意しておくとともに、桁上げが１の場合の加算結果
とそのパリティとを一組にしてあらかじめ用意しておき
、桁上げにより前者か後者を選択するようｆこ桁上げの
切換え方式を採用し、さらに斯かる加算回路を二重化し
ていた。
（発明が解決しようとする問題点）
上述したように従来の加算回路では、加算結果とパリテ
ィとを出力し、桁上げによる結果を切換える方式を採用
していた。従って、桁上げが０の場合の加算結果とその
パリティとの組合せ、ならびに桁上げが１の場合の加算
結果とそのパリティとの組合せをあらかじめ用意してお
くため、回路が四重化されてハードウェア量が非常に多
くなると云う欠点がある。
ィとを出力し、桁上げによる結果を切換える方式を採用
していた。従って、桁上げが０の場合の加算結果とその
パリティとの組合せ、ならびに桁上げが１の場合の加算
結果とそのパリティとの組合せをあらかじめ用意してお
くため、回路が四重化されてハードウェア量が非常に多
くなると云う欠点がある。
本発明の目的は、加数と被加数とに対して桁上げが０の
場合の加算結果および桁上げ入力が１の場合の加算結果
に対するパリティを出力するための第１の加算手段と、
加数と被加数とに対して桁上げ入力が１の場合の加算結
果および桁上げ入力がＯの場合の加算結果に対するパリ
ティを出力するためのＷＪ２の加算手段とを備え、桁上
げ入力と、第１の加算手段の加算結果と、第２の加算手
段の加算結果とを入力し、桁上げ入力が０の場合には第
１の加算手段の加算結果を出力し、桁上げ入力が１の場
合には第２の加算手段の加算結果を出力し、さらに桁上
げ入力と、第１の加算手段より出力されるパリティと、
第２の加算手段より出力されるパリティとを入力して桁
上げ入力がＯの場合には第２の加算手段より出力される
パリティを出力し、桁上げ入力が１の場合には第１の加
算手段より出力されるパリティを出力することにより上
記欠点を除去し、ハードウェア量を減じて構成した加算
回路を提供することにある。
場合の加算結果および桁上げ入力が１の場合の加算結果
に対するパリティを出力するための第１の加算手段と、
加数と被加数とに対して桁上げ入力が１の場合の加算結
果および桁上げ入力がＯの場合の加算結果に対するパリ
ティを出力するためのＷＪ２の加算手段とを備え、桁上
げ入力と、第１の加算手段の加算結果と、第２の加算手
段の加算結果とを入力し、桁上げ入力が０の場合には第
１の加算手段の加算結果を出力し、桁上げ入力が１の場
合には第２の加算手段の加算結果を出力し、さらに桁上
げ入力と、第１の加算手段より出力されるパリティと、
第２の加算手段より出力されるパリティとを入力して桁
上げ入力がＯの場合には第２の加算手段より出力される
パリティを出力し、桁上げ入力が１の場合には第１の加
算手段より出力されるパリティを出力することにより上
記欠点を除去し、ハードウェア量を減じて構成した加算
回路を提供することにある。
（問題点を解決するための手段）
本発明による加算回路は第１およびｇｇ２の加算手段と
、加算結果選択回路と、パリティ選択回路とを具備して
構成したものである。
、加算結果選択回路と、パリティ選択回路とを具備して
構成したものである。
第１の加算手段は、加数と被加数とに対して桁上げ入力
がＯの場合の加算結果、および桁上げ入力が１の場合の
加算結果に対するパリティを出力するためのものである
。
がＯの場合の加算結果、および桁上げ入力が１の場合の
加算結果に対するパリティを出力するためのものである
。
第２の加算手段は、加数と被加数とに対して桁上げ入力
が１の場合の加算結果、および桁上げ入力が０の場合の
加算結果に対するパリティを出力するためのものである
。
が１の場合の加算結果、および桁上げ入力が０の場合の
加算結果に対するパリティを出力するためのものである
。
加算結果選択回路は桁上げ入力と、第１の加算手段の加
算結果と、第２の加算手段の加算結果とを入力し、桁上
げ入力が０の場合には第１の加算手段の加算結果を出力
し、桁上げ入力が１の場合ｌこは＠２の加算手段の加算
結果を出方するためのものである。
算結果と、第２の加算手段の加算結果とを入力し、桁上
げ入力が０の場合には第１の加算手段の加算結果を出力
し、桁上げ入力が１の場合ｌこは＠２の加算手段の加算
結果を出方するためのものである。
パリティ選択回路は桁上げ入力と、第１の加算手段より
出力されるパリティと、第２の加算手段より出力される
パリティとを入力し、桁上げ入力がＯの場合には第２の
加算手段より出方されるパリティを出力し、桁上げ入力
が１の場合には第１の加算手段より出方されるパリティ
を出力するためのものである。
出力されるパリティと、第２の加算手段より出力される
パリティとを入力し、桁上げ入力がＯの場合には第２の
加算手段より出方されるパリティを出力し、桁上げ入力
が１の場合には第１の加算手段より出方されるパリティ
を出力するためのものである。
（実施例）
次に、本発明について図面を参照して説明する。
第１図は、本発明による加算回路の一実施例を示すブロ
ック回路である。第１図において、１．２，５．６はそ
れぞれ半加算回路、３，４はそれぞれ桁上げ生成回路、
７，８はそれぞれパリティ生成補助回路、９．１０はそ
れぞれパリティ生成回路、１１は加算結果選択回路、１
２はパリティ選択回路である。また、１３−１ 、１３
−２はそれぞれｗｃｌおよび第２の加算手段である。
ック回路である。第１図において、１．２，５．６はそ
れぞれ半加算回路、３，４はそれぞれ桁上げ生成回路、
７，８はそれぞれパリティ生成補助回路、９．１０はそ
れぞれパリティ生成回路、１１は加算結果選択回路、１
２はパリティ選択回路である。また、１３−１ 、１３
−２はそれぞれｗｃｌおよび第２の加算手段である。
第１図において半加算回路１．２には、信号線１４ 、
１５よりそれぞれ加数Ａｉと被加数Ｂｉ（ｉ＝０．１．
・・・、ｍ−１）とが入力され、半加算回路１，２から
信号線１６ 、１７および信号Ｉｖｉ１１８゜１９ＥＣ
ツレ’Ｅ’ｔＬＡｉ ｅｉ３ Ｂ ｉ 、 Ａｉ−Ｂ
ｉ 力出力すｔｌ。
１５よりそれぞれ加数Ａｉと被加数Ｂｉ（ｉ＝０．１．
・・・、ｍ−１）とが入力され、半加算回路１，２から
信号線１６ 、１７および信号Ｉｖｉ１１８゜１９ＥＣ
ツレ’Ｅ’ｔＬＡｉ ｅｉ３ Ｂ ｉ 、 Ａｉ−Ｂ
ｉ 力出力すｔｌ。
る。桁上げ生成回路３には信号線加より桁上げ信号ＣＯ
，ＣＩが入力され、信号線１６ 、１８よりそれぞれＡ
番■Ｂｉ 、Ａ１−Ｂ１が入力されている。最下位の桁
上げがＣＯの場合の各桁の桁上げＣＯＬと、最下位の桁
上げが０１の場合の各桁の桁上げＣＩＬとは、桁上げ生
成回路３からそれぞれ信号線ｎ、２６に出力され、桁上
げがＣＯの場合とＣ１の場合との最上位の桁上げが信号
線Ｕより出力される。
，ＣＩが入力され、信号線１６ 、１８よりそれぞれＡ
番■Ｂｉ 、Ａ１−Ｂ１が入力されている。最下位の桁
上げがＣＯの場合の各桁の桁上げＣＯＬと、最下位の桁
上げが０１の場合の各桁の桁上げＣＩＬとは、桁上げ生
成回路３からそれぞれ信号線ｎ、２６に出力され、桁上
げがＣＯの場合とＣ１の場合との最上位の桁上げが信号
線Ｕより出力される。
桁上げ生成回路４には信号線２１より桁上げ信号Ｃ１，
ＣＯが入力され、信号線１７ 、１９よりそれぞれＡｉ
■Ｂｚ 、Ａ１−Ｂ１が入力されている。最下位の桁上
げがＣ１の場合の各桁の桁上げＣ１ｉと、最下位の桁上
げがＣＯの場合のＣＯｉとは、桁上げ生成回路４からそ
れぞれ信号線オ、２７に出力され、桁上げが０１の場合
と桁上げがＣＯの場合との最上位の桁上げが信号線５よ
り出力される。
ＣＯが入力され、信号線１７ 、１９よりそれぞれＡｉ
■Ｂｚ 、Ａ１−Ｂ１が入力されている。最下位の桁上
げがＣ１の場合の各桁の桁上げＣ１ｉと、最下位の桁上
げがＣＯの場合のＣＯｉとは、桁上げ生成回路４からそ
れぞれ信号線オ、２７に出力され、桁上げが０１の場合
と桁上げがＣＯの場合との最上位の桁上げが信号線５よ
り出力される。
半加算回路５には信号線１６よりＡ ｉ ｅｉ３ Ｂ
ｉが入力され、信号線ｎより最下位の桁上げがＣＯの場
合の各桁の桁上げＣＯｉが入力される。最下位の桁上げ
がＣＯの場合の加算の結果ＦＯＬは、半加算回路５から
信号線路に出力される。
ｉが入力され、信号線ｎより最下位の桁上げがＣＯの場
合の各桁の桁上げＣＯｉが入力される。最下位の桁上げ
がＣＯの場合の加算の結果ＦＯＬは、半加算回路５から
信号線路に出力される。
半加算回路６には信号線１７よりＡｉ■Ｂｉが入力さね
、信号線ｎより最下位の桁上げが０１の場合の各桁の桁
上げＣ１ｉが入力されている。
、信号線ｎより最下位の桁上げが０１の場合の各桁の桁
上げＣ１ｉが入力されている。
最下位の桁上げがＣ１の場合の加算の結果Ｆ１は、半加
算回路６から信号線路に出力される。
算回路６から信号線路に出力される。
パリティ生成補助回路７は、信号線がより最下位の桁上
げがＣ１の場合の各桁の桁上げＣ１番を入力し、最下位
の桁上げが０１の場合のパリティ生成のための補助信号
Ｃ１０＄Ｃ１１１１・・・ｌ＄ｃ１ｍ−１を信号線Ｉに
出力する。
げがＣ１の場合の各桁の桁上げＣ１番を入力し、最下位
の桁上げが０１の場合のパリティ生成のための補助信号
Ｃ１０＄Ｃ１１１１・・・ｌ＄ｃ１ｍ−１を信号線Ｉに
出力する。
パリティ生成回路９には信号線（９）より最下位の桁上
げがＣ１の場合のパリティ生成のための補助信号が入力
され、信号線３２より加数Ａ１と被加数Ｂｉとに対する
パリティＰＡ、ＰＢが入力されている。最下位の桁上げ
が０１の場合の加算結果ＦＩＬに対するパリティＰ１が
パリティ生成回路９から出力される。
げがＣ１の場合のパリティ生成のための補助信号が入力
され、信号線３２より加数Ａ１と被加数Ｂｉとに対する
パリティＰＡ、ＰＢが入力されている。最下位の桁上げ
が０１の場合の加算結果ＦＩＬに対するパリティＰ１が
パリティ生成回路９から出力される。
パリティ生成補助回路８は信号線ｎより最下の桁上げが
ＣＯの場合の各桁の桁上げＣＯｉを入力し、最下位の桁
上げがＣＯの場合のパリティ生成のための補助信号ＣＯ
Ｏ＄ＣＯ１■・・・ｅｃｏｍ−１を信号線３１に出力す
る。
ＣＯの場合の各桁の桁上げＣＯｉを入力し、最下位の桁
上げがＣＯの場合のパリティ生成のための補助信号ＣＯ
Ｏ＄ＣＯ１■・・・ｅｃｏｍ−１を信号線３１に出力す
る。
パリティ生成回路１０には、信号線３１より最下位の桁
上げがＣＯの場合のパリティ生成のための補助信号が入
力され、信号線おより加数ｋｉと被加数Ｂｉとに対する
パリティＰＡ、ＰＢが入力されている。最下位の桁上げ
がＣＯの場合の加算結果ＦＯＬに対するパリティＰＯが
、パリティ生成回路１０から信号線ｒへ出力される。
上げがＣＯの場合のパリティ生成のための補助信号が入
力され、信号線おより加数ｋｉと被加数Ｂｉとに対する
パリティＰＡ、ＰＢが入力されている。最下位の桁上げ
がＣＯの場合の加算結果ＦＯＬに対するパリティＰＯが
、パリティ生成回路１０から信号線ｒへ出力される。
加算結果選択回路１１には最下位の桁上げがＣＯの場合
の加算結果ＦＯｉが信号線路より入力され、最下位の桁
上げが０１の場合の加算結果ＦＩＬが信号線路より入力
され、実際の桁上げＣ２ＮがＣＯの場合のＦＯｉが信号
線あより入力されていて、加算結果選択回路１１では桁
上げが０１の場合のＦｌｉを選択して信号線あより出力
する。
の加算結果ＦＯｉが信号線路より入力され、最下位の桁
上げが０１の場合の加算結果ＦＩＬが信号線路より入力
され、実際の桁上げＣ２ＮがＣＯの場合のＦＯｉが信号
線あより入力されていて、加算結果選択回路１１では桁
上げが０１の場合のＦｌｉを選択して信号線あより出力
する。
パリティ選択回路１２には最下位の桁上げが０１の場合
の加算結果Ｆｌｉに対するパリティＰ１が信号線あより
入力され、最下位の桁上げがＣＯの場合の加算結果Ｆ
Ｏｉに対するパリティＰＯが信号線３７より入力されて
いる。
の加算結果Ｆｌｉに対するパリティＰ１が信号線あより
入力され、最下位の桁上げがＣＯの場合の加算結果Ｆ
Ｏｉに対するパリティＰＯが信号線３７より入力されて
いる。
パリティ選択回路１２では、実際の桁上げＣ１ＮがＣＯ
の場合のパリティＰＯ１または桁上げＣＩＮがＣ１の場
合のパリティＰ１を信号線あにより選択して信号線３９
より出力する。
の場合のパリティＰＯ１または桁上げＣＩＮがＣ１の場
合のパリティＰ１を信号線あにより選択して信号線３９
より出力する。
以下、実例として加数を１０１、そのパリティを０、被
加数を０１０、そのパリティを１、実際の桁上げを１と
して動作を説明する。
加数を０１０、そのパリティを１、実際の桁上げを１と
して動作を説明する。
信号線１４ 、１５よりそれぞれ加数１０１と、被加数
０１０とが半加算回路１．２に入力され、ｔｊｔ線１６
、１７ＧＣＩ （＝ ［３０）、 １ （＝Ｏ■１）
。
０１０とが半加算回路１．２に入力され、ｔｊｔ線１６
、１７ＧＣＩ （＝ ［３０）、 １ （＝Ｏ■１）
。
１（＝１■０）が出力され、信号線１８ 、１９に０（
＝１・０）、０（＝０・１）、０（＝１・Ｏ）が出力さ
れる。信号線１６より１１１、信号線１８より０００．
信号線路より０１がそれぞれ桁上げ生成回路３に入力さ
れ、信号線路に最下位の桁上げがＯの場合の各桁の桁上
げ０００が出力され、信号線路に最下位の桁上げが１の
場合の各桁の桁上げ１１１が出力され、信号線ムに最下
位の桁上げがＯの場合と最下位の桁上げが１の場合との
最上位の桁上げ０１が出力される。
＝１・０）、０（＝０・１）、０（＝１・Ｏ）が出力さ
れる。信号線１６より１１１、信号線１８より０００．
信号線路より０１がそれぞれ桁上げ生成回路３に入力さ
れ、信号線路に最下位の桁上げがＯの場合の各桁の桁上
げ０００が出力され、信号線路に最下位の桁上げが１の
場合の各桁の桁上げ１１１が出力され、信号線ムに最下
位の桁上げがＯの場合と最下位の桁上げが１の場合との
最上位の桁上げ０１が出力される。
信号線１７より１１１、信号線１９より０００、信号線
２１より１０がそれぞれ桁上げ生成回路４に入力され、
信号線乙に最下位の桁上げが１の場合の各桁の桁上げ１
１１が出力され、信号線ｎに最下位の桁上げがＯの場合
の各桁の桁上げ０００が出力され、信号線５に最下位の
桁上げが１の場合と最下位の桁上げがＯの場合との最上
位の桁上げ１０が出力される。
２１より１０がそれぞれ桁上げ生成回路４に入力され、
信号線乙に最下位の桁上げが１の場合の各桁の桁上げ１
１１が出力され、信号線ｎに最下位の桁上げがＯの場合
の各桁の桁上げ０００が出力され、信号線５に最下位の
桁上げが１の場合と最下位の桁上げがＯの場合との最上
位の桁上げ１０が出力される。
信号線１６より１１１、信号線ｎより最下位の桁上げが
０の場合の各桁の桁上げＯＯＯがそれぞれ半加算回路５
に入力され、信号線路に最下位の桁上げが０の場合の加
算結果１１１が出力される。信号線１７より１１１、信
号線ｎより最下位の桁上げが１の場合の各桁の桁上げが
それぞれ半加算回路に入力され、信号線路に最下位の桁
上げが１の場合の加算結果ＯＯＯが出力される。
０の場合の各桁の桁上げＯＯＯがそれぞれ半加算回路５
に入力され、信号線路に最下位の桁上げが０の場合の加
算結果１１１が出力される。信号線１７より１１１、信
号線ｎより最下位の桁上げが１の場合の各桁の桁上げが
それぞれ半加算回路に入力され、信号線路に最下位の桁
上げが１の場合の加算結果ＯＯＯが出力される。
それぞれ信号線２８，２９．３４より桁上げがＯの場合
の加算結果１１１、桁上げが１の場合の加算結果０００
、実際の桁上げ１が加算結果選択回路１１に入力され、
最下位の桁上げが１の加算結果０００が選択されて信号
線間に出力される。
の加算結果１１１、桁上げが１の場合の加算結果０００
、実際の桁上げ１が加算結果選択回路１１に入力され、
最下位の桁上げが１の加算結果０００が選択されて信号
線間に出力される。
信号線Ｉより最下位の桁上げが１の場合の各桁の桁上げ
１１１がパリティ生成補助回路７に入力され、信号線（
９）に最下位の桁上げが１の場合のパリティ生成のため
の補助信号１（＝１の１の１）が出力される。信号線間
より１がパリティ生成回路９に入力され、信号線部より
加数１０１のパリティ０と被加数０１０のパリティ１と
がパリティ生成回路９に人力され、信号線あに最下位の
桁上げが１の場合の加算結果のパリティ０ （＝ＨＦＪ
ＯｆＢ１ ）が出力される。
１１１がパリティ生成補助回路７に入力され、信号線（
９）に最下位の桁上げが１の場合のパリティ生成のため
の補助信号１（＝１の１の１）が出力される。信号線間
より１がパリティ生成回路９に入力され、信号線部より
加数１０１のパリティ０と被加数０１０のパリティ１と
がパリティ生成回路９に人力され、信号線あに最下位の
桁上げが１の場合の加算結果のパリティ０ （＝ＨＦＪ
ＯｆＢ１ ）が出力される。
信号線Ｉより最下位の桁上げが０の場合の各桁の桁上げ
ＯＯＯがパリティ生成補助回路８に入力され、信号線３
１に最下位の桁上げがＯの場合の加算結果に対するパリ
ティ生成のための補助信号０（＝０■０ｅＯ）が出力さ
れる。信号線３１よりＯがパリティ生成回路１０に入力
され、信号線あより加数１０１のパリティ０と被加数０
１０のパリティ１とがパリティ生成回路１０に入力され
、信号線３７に最下位の桁上げが０の場合の加算結果に
対するパリティ１（＝０■Ｏの１）が出力される。それ
ぞれ信号線３６ 、３７ 、３５より最下位の桁上げが
１の場合の加算結果に対するパリティ０、最下位の桁上
げが０の場合の加算結果に対するパリティ１、実際の桁
上げ１がパリティ選択回路１２に入力され、信号線３９
に最下位の桁上げが１の場合の加算結果に対するパリテ
ィ０が選択されて出力される。
ＯＯＯがパリティ生成補助回路８に入力され、信号線３
１に最下位の桁上げがＯの場合の加算結果に対するパリ
ティ生成のための補助信号０（＝０■０ｅＯ）が出力さ
れる。信号線３１よりＯがパリティ生成回路１０に入力
され、信号線あより加数１０１のパリティ０と被加数０
１０のパリティ１とがパリティ生成回路１０に入力され
、信号線３７に最下位の桁上げが０の場合の加算結果に
対するパリティ１（＝０■Ｏの１）が出力される。それ
ぞれ信号線３６ 、３７ 、３５より最下位の桁上げが
１の場合の加算結果に対するパリティ０、最下位の桁上
げが０の場合の加算結果に対するパリティ１、実際の桁
上げ１がパリティ選択回路１２に入力され、信号線３９
に最下位の桁上げが１の場合の加算結果に対するパリテ
ィ０が選択されて出力される。
第２図は、第１図に示す加算回路を使用した２倍長の加
算を行うことができる加算器の一実施例を示すブロック
図である。第２図において、４０〜４３はそれぞれ加算
回路、４４ 、４５はそれぞれ加算結果選択回路、４６
、４７はそれぞれパリティ生成回路、絽はパリティ選
択回路である。
算を行うことができる加算器の一実施例を示すブロック
図である。第２図において、４０〜４３はそれぞれ加算
回路、４４ 、４５はそれぞれ加算結果選択回路、４６
、４７はそれぞれパリティ生成回路、絽はパリティ選
択回路である。
第２図において、加算回路４０〜４３はそれぞれ第１図
の加算回路と同様な機能を有している。
の加算回路と同様な機能を有している。
加算回路４０〜４３はそれぞれ信号線４９〜５２からそ
れぞれ加数の上位、被加数の上位、加数の下位、被加数
の下位が入力される。加算回路４２ 、４３からの信号
線５５ 、５６は第１図における信号線冴の出力に対し
、第１図における信号線囚の入力に対応して加算回路４
０ 、４１に入力されている。すなわち、下位から上位
への最下位の桁上げがＯの場合と１の場合との桁上げを
送出するための信号線である。加算回路４２ 、４３へ
入力されている信号線５７ 、５８には、それぞれ信号
１０ 、０１が入力されている。
れぞれ加数の上位、被加数の上位、加数の下位、被加数
の下位が入力される。加算回路４２ 、４３からの信号
線５５ 、５６は第１図における信号線冴の出力に対し
、第１図における信号線囚の入力に対応して加算回路４
０ 、４１に入力されている。すなわち、下位から上位
への最下位の桁上げがＯの場合と１の場合との桁上げを
送出するための信号線である。加算回路４２ 、４３へ
入力されている信号線５７ 、５８には、それぞれ信号
１０ 、０１が入力されている。
加算回路４０〜４３はそれぞれ信号線６０ 、６４ 、
６２゜邪により、最下位の桁上げが１の場合の加算結果
の上位と下位とを出力するとともに、最下位の桁上げが
Ｏの場合の加算結果の上位と下位とを出力し、それぞれ
信号線５９ 、６３ 、６１ 、６５により、最下位の
桁上げが０の場合と１の場合とのパリティ補助信号を出
力する。信号線６０ 、６２ 。
６２゜邪により、最下位の桁上げが１の場合の加算結果
の上位と下位とを出力するとともに、最下位の桁上げが
Ｏの場合の加算結果の上位と下位とを出力し、それぞれ
信号線５９ 、６３ 、６１ 、６５により、最下位の
桁上げが０の場合と１の場合とのパリティ補助信号を出
力する。信号線６０ 、６２ 。
６４ 、６６は第１図における信号線路に対応し、信号
線５９ 、６１ 、６３ 、６５は第１図における信号
線美に対応している。加算結果選択回路Ｉ、４５は第１
図の加算結果選択回路１１と同様な機能を有しており、
それぞれ信号線６０ 、６４ 、６２ 、６６より、最
下位の桁上げが１の場合の加算結果の上位と下位とが入
力され、最下位の桁上げがＯの場合の加算結果の上位と
下位とが入力され、信号線６７ 、６８ より実際の桁
上げが入力され、信号線６９ 、７０ より実際の加算
結果が選択されて出力される。パリティ生成回路４６
、４７は第１図のパリティ生成回路９と同様の機能を有
し、それぞれ信号線５９ 、６３ 、６１ 、６５より
、最下位の桁上げがＯの場合の加算結果の上位と下位と
憂こ対するパリティ補助信号を入力し、最下位の桁上げ
が１の場合の加算結果の上位と下位とに対するパリティ
補助信号を入力し、信号線７１ 、７２より２倍長の加
数、被加数に対するパリティを入力し、それぞれ信号線
７３ 、７４より、最下位の桁上げが０の場合と１の場
合との２倍長の加算結果に対するパリティを出力する。
線５９ 、６１ 、６３ 、６５は第１図における信号
線美に対応している。加算結果選択回路Ｉ、４５は第１
図の加算結果選択回路１１と同様な機能を有しており、
それぞれ信号線６０ 、６４ 、６２ 、６６より、最
下位の桁上げが１の場合の加算結果の上位と下位とが入
力され、最下位の桁上げがＯの場合の加算結果の上位と
下位とが入力され、信号線６７ 、６８ より実際の桁
上げが入力され、信号線６９ 、７０ より実際の加算
結果が選択されて出力される。パリティ生成回路４６
、４７は第１図のパリティ生成回路９と同様の機能を有
し、それぞれ信号線５９ 、６３ 、６１ 、６５より
、最下位の桁上げがＯの場合の加算結果の上位と下位と
憂こ対するパリティ補助信号を入力し、最下位の桁上げ
が１の場合の加算結果の上位と下位とに対するパリティ
補助信号を入力し、信号線７１ 、７２より２倍長の加
数、被加数に対するパリティを入力し、それぞれ信号線
７３ 、７４より、最下位の桁上げが０の場合と１の場
合との２倍長の加算結果に対するパリティを出力する。
パリティ選択回路４８は第１図のパリティ選択回路１２
と同様な機能を有し、それぞれ信号線７３ 、７５より
、最下位の桁上げがＯの場合と１の場合との２倍長の加
算結果に対するパリティを入力し、信号線７５より実際
の桁上げを入力し、信号線７６より実際のパリティを選
択して出力する。
と同様な機能を有し、それぞれ信号線７３ 、７５より
、最下位の桁上げがＯの場合と１の場合との２倍長の加
算結果に対するパリティを入力し、信号線７５より実際
の桁上げを入力し、信号線７６より実際のパリティを選
択して出力する。
以下、実例として加数の上位と下位とをそれぞれ００１
．１０１ 、その２倍長のパリティを１、被加数の上位
と下位とをそれぞれ０１１゜０１０、その２倍長のパリ
ティを１、桁上げを１とする。
．１０１ 、その２倍長のパリティを１、被加数の上位
と下位とをそれぞれ０１１゜０１０、その２倍長のパリ
ティを１、桁上げを１とする。
加算回路４２ 、４３は、それぞれ信号線５１ 、５２
より、加数の下位１０１と被加数の下位０１０とを入力
し、それぞれ信号線５７ 、５８より１０．０１を入力
し、それぞれ信号線６４ 、６６より、最下位の桁上げ
が１の場合とＯの場合との加算結果の下位０００，１１
１を出力し、それぞれ信号線６３ 、６５より、最下位
の桁上げがＯの場合と１の場合とのパリティ生成補助信
号１．０を出力し、それぞれ信号線５５ 、５６より、
最下位の桁上げが１の場合とＯの場合との下位から上位
への桁上げ１０、最下位の桁上げが０の場合と１の場合
との下位から上位への桁上げ０１を出力する。
より、加数の下位１０１と被加数の下位０１０とを入力
し、それぞれ信号線５７ 、５８より１０．０１を入力
し、それぞれ信号線６４ 、６６より、最下位の桁上げ
が１の場合とＯの場合との加算結果の下位０００，１１
１を出力し、それぞれ信号線６３ 、６５より、最下位
の桁上げがＯの場合と１の場合とのパリティ生成補助信
号１．０を出力し、それぞれ信号線５５ 、５６より、
最下位の桁上げが１の場合とＯの場合との下位から上位
への桁上げ１０、最下位の桁上げが０の場合と１の場合
との下位から上位への桁上げ０１を出力する。
加算回路４０ 、４１は、それぞれ信号線４９ 、５０
より、加数の上位ＯＯ１、ならびに被加数の上位０１１
を入力し、それぞれ信号線５５ 、５６より、最下位の
桁上げが１の場合とＯの場合との下位から上位への桁上
げ１０を入力し、最下位の桁上げがＯの場合と１の場合
との下位から上位への桁上げ０１を入力し、それぞれ信
号線６０．６２より、最下位の桁上げが１の場合と０の
場合との加算結果１０１．１００を出力し、それぞれ信
号線５９ 、６１より、最下位の桁上げがＯの場合と１
の場合とのパリティ生成補助信号０，１を出力する。
より、加数の上位ＯＯ１、ならびに被加数の上位０１１
を入力し、それぞれ信号線５５ 、５６より、最下位の
桁上げが１の場合とＯの場合との下位から上位への桁上
げ１０を入力し、最下位の桁上げがＯの場合と１の場合
との下位から上位への桁上げ０１を入力し、それぞれ信
号線６０．６２より、最下位の桁上げが１の場合と０の
場合との加算結果１０１．１００を出力し、それぞれ信
号線５９ 、６１より、最下位の桁上げがＯの場合と１
の場合とのパリティ生成補助信号０，１を出力する。
加算結果選択回路４４ 、４５は、それぞれ信号線６０
、６２ 、６４ 、６６より、最下位の桁上げが１の
場合とＯの場合との加算結果の上位１０１，１００゜な
らびに最下位の桁上げが１の場合とＯの場合の加算結果
の下位０００．１１１を入力し、信号線６７ 、６８よ
り桁上げを入力し、それぞれ信号線６９ 、７０より、
加算結果の上位１０１、下位ｏｏｏを出力する。
、６２ 、６４ 、６６より、最下位の桁上げが１の
場合とＯの場合との加算結果の上位１０１，１００゜な
らびに最下位の桁上げが１の場合とＯの場合の加算結果
の下位０００．１１１を入力し、信号線６７ 、６８よ
り桁上げを入力し、それぞれ信号線６９ 、７０より、
加算結果の上位１０１、下位ｏｏｏを出力する。
パリティ生成回路４６ 、４７は、それぞれ信号線５９
、６１ 、６３ 、６５より、最下位の桁上げがＯの
場合と１の場合とのパリティ補助信号０，１゜１．０を
入力し、信号線７１ 、７２より加数００１゜１０１に
対するパリティ１と被加数０１１，０１０に対するパリ
ティ１とを入力し、それぞれ信号線７３ 、７４より、
最下位の桁上げがＯの場合の加算結果に対するパリティ
０１ならびに最下位の桁上げが１の場合の加算結果に対
するパリティ０を出力する。
、６１ 、６３ 、６５より、最下位の桁上げがＯの
場合と１の場合とのパリティ補助信号０，１゜１．０を
入力し、信号線７１ 、７２より加数００１゜１０１に
対するパリティ１と被加数０１１，０１０に対するパリ
ティ１とを入力し、それぞれ信号線７３ 、７４より、
最下位の桁上げがＯの場合の加算結果に対するパリティ
０１ならびに最下位の桁上げが１の場合の加算結果に対
するパリティ０を出力する。
パリティ選択回路路は、信号線７３ 、７４よりＯを入
力し、信号線７５より桁上げ１を入力し、信号線７６よ
り最下位桁上げが１の場合の加算結果に対するパリティ
０を出力する。
力し、信号線７５より桁上げ１を入力し、信号線７６よ
り最下位桁上げが１の場合の加算結果に対するパリティ
０を出力する。
（発明の効果）
以上説明したように本発明は、加数と被加数とに対して
桁上げ入力がＯの場合の加算結果および桁上げ入力が１
の場合の加算結果に対するパリティを出力するための第
１の加算手段と、加数と被加数とに対して桁上げ入力が
１の場合の加算結果および桁上げ入力が０の場合の加算
結果に対するパリティを出力するための第２の加算手段
とを備え、桁上げ入力と第１の加算回路の加算結果と第
２の加算手段の加算結果とを入力し、桁上げ入力がＯの
場合には第１の加算手段の加算結果を出力し、桁上げ入
力が１の場合には第２の加算手段の加算結果を出力し、
さらに桁上げ入力と第１の加算手段より出力されるパリ
ティと、第２の加算手段より出力されるパリティとを入
力して桁上げ入力がＯの場合には第２の加算手段より出
力されるパリティを出力し、桁上げ入力が１の場合には
第１の加算手段より出力されるパリティを出力すること
により、従来と同様なエラーの検出が、ハードウェア量
を従来より大幅に削減できると云う効果がある。
桁上げ入力がＯの場合の加算結果および桁上げ入力が１
の場合の加算結果に対するパリティを出力するための第
１の加算手段と、加数と被加数とに対して桁上げ入力が
１の場合の加算結果および桁上げ入力が０の場合の加算
結果に対するパリティを出力するための第２の加算手段
とを備え、桁上げ入力と第１の加算回路の加算結果と第
２の加算手段の加算結果とを入力し、桁上げ入力がＯの
場合には第１の加算手段の加算結果を出力し、桁上げ入
力が１の場合には第２の加算手段の加算結果を出力し、
さらに桁上げ入力と第１の加算手段より出力されるパリ
ティと、第２の加算手段より出力されるパリティとを入
力して桁上げ入力がＯの場合には第２の加算手段より出
力されるパリティを出力し、桁上げ入力が１の場合には
第１の加算手段より出力されるパリティを出力すること
により、従来と同様なエラーの検出が、ハードウェア量
を従来より大幅に削減できると云う効果がある。
＠１図は、本発明による加算回路の一実施例を示すブロ
ック図である。 第２図は、第１図の加算回路を使用した加算器の一実施
例を示すブロック図である。 １．２，５．５・・・半加算回路 ３．４・・・桁上げ生成回路 ７．８・・・パリティ生成回路 ９ 、１０ 、４６ 、４７・・・パリティ生成回路１
１ 、４４ 、４５・・・加算結果選択回路１２ 、４
８・・・パリティ選択回路 １３−１ 、１３−２・・・加算手段 ４０〜４３・・・加算回路
ック図である。 第２図は、第１図の加算回路を使用した加算器の一実施
例を示すブロック図である。 １．２，５．５・・・半加算回路 ３．４・・・桁上げ生成回路 ７．８・・・パリティ生成回路 ９ 、１０ 、４６ 、４７・・・パリティ生成回路１
１ 、４４ 、４５・・・加算結果選択回路１２ 、４
８・・・パリティ選択回路 １３−１ 、１３−２・・・加算手段 ４０〜４３・・・加算回路
Claims (1)
- 加数と被加数とに対して桁上げ入力が０の場合の加算結
果および前記桁上げ入力が１の場合の加算結果に対する
パリテイを出力するための第１の加算手段と、前記加数
と前記被加数とに対して桁上げ入力が１の場合の加算結
果および前記桁上げ入力が０の場合の前記加算結果に対
するパリテイを出力するための第２の加算手段と、前記
桁上げ入力と前記第１の加算手段の加算結果と前記第２
の加算手段の加算結果とを入力し、前記桁上げ入力が０
の場合には前記第１の加算手段の加算結果を出力し、前
記桁上げ入力が１の場合には前記第２の加算手段の加算
結果を出力するための加算結果選択回路と、前記桁上げ
入力と、前記第１の加算手段より出力されるパリテイと
、前記第２の加算手段より出力されるパリテイとを入力
し、前記桁上げ入力が０の場合には前記第２の加算手段
より出力されるパリテイを出力し、前記桁上げ入力が１
の場合には前記第１の加算手段より出力されるパリテイ
を出力するためのパリテイ選択回路とを具備して構成し
たことを特徴とする加算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60172589A JPS6232534A (ja) | 1985-08-06 | 1985-08-06 | 加算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60172589A JPS6232534A (ja) | 1985-08-06 | 1985-08-06 | 加算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6232534A true JPS6232534A (ja) | 1987-02-12 |
| JPH0467651B2 JPH0467651B2 (ja) | 1992-10-29 |
Family
ID=15944646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60172589A Granted JPS6232534A (ja) | 1985-08-06 | 1985-08-06 | 加算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6232534A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61187038A (ja) * | 1985-02-15 | 1986-08-20 | Agency Of Ind Science & Technol | 加算回路 |
-
1985
- 1985-08-06 JP JP60172589A patent/JPS6232534A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61187038A (ja) * | 1985-02-15 | 1986-08-20 | Agency Of Ind Science & Technol | 加算回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0467651B2 (ja) | 1992-10-29 |
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