JPS6233461A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6233461A JPS6233461A JP60174657A JP17465785A JPS6233461A JP S6233461 A JPS6233461 A JP S6233461A JP 60174657 A JP60174657 A JP 60174657A JP 17465785 A JP17465785 A JP 17465785A JP S6233461 A JPS6233461 A JP S6233461A
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Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体へテロ接合界面における高い導伝性を有
する導伝層を用いた半導体装置、特に高速性及び高周波
特性に優れた半導体装置に関するものである。
する導伝層を用いた半導体装置、特に高速性及び高周波
特性に優れた半導体装置に関するものである。
近年、超高周波・超高速素子として、ヘテロ接ΔハノＪ
２−＋＄Ｌ工雫ｌり呼Ｊ ／ ＋％＋τＵｐ中し助幻ネ
７）が有望視されている。ＨＢＴの理論的アプローチは
ＨＫｒｏ＠ｍａｒによってなされ、例えばプロシーディ
ング・オブ串ザ・アイトリプルイー（Ｐｒｃｅｎｄｉｎ
ｇｓ ｏｆｔｈｅ ＩＥＥＥ ）、７０巻、１号、１３
頁（１９８２年）に要約されている。ＨＢＴの主な特徴
は、エミッタ効率、電流利得の向上などであるが、実際
のＨＢＴの素子構造としては、依然様々である。第４図
に代表的ＨＢＴの構造を示す。第４図において、例えば
ｎｐｎ型の場合、１０１はコレクタ電極、１０２はｎ型
の基板例えばＧａＡｓ 、 １０３はｎ型の第１の半導
体層例えばＧａＡｓ 、 １０４はｐ型の第２の半導体
層、例えばＧａＡｓ 。
２−＋＄Ｌ工雫ｌり呼Ｊ ／ ＋％＋τＵｐ中し助幻ネ
７）が有望視されている。ＨＢＴの理論的アプローチは
ＨＫｒｏ＠ｍａｒによってなされ、例えばプロシーディ
ング・オブ串ザ・アイトリプルイー（Ｐｒｃｅｎｄｉｎ
ｇｓ ｏｆｔｈｅ ＩＥＥＥ ）、７０巻、１号、１３
頁（１９８２年）に要約されている。ＨＢＴの主な特徴
は、エミッタ効率、電流利得の向上などであるが、実際
のＨＢＴの素子構造としては、依然様々である。第４図
に代表的ＨＢＴの構造を示す。第４図において、例えば
ｎｐｎ型の場合、１０１はコレクタ電極、１０２はｎ型
の基板例えばＧａＡｓ 、 １０３はｎ型の第１の半導
体層例えばＧａＡｓ 、 １０４はｐ型の第２の半導体
層、例えばＧａＡｓ 。
１０５は第２の半導体層１０４の有する電子親和力とエ
ネルギーギャップの和より大きい、ｎ型の第３の半導体
層例えばｋＡあＧＩＬＱ、７Ａ８．１０６はペース電極
、１０７はエミッタ電極である。第５図は、熱平衡状態
におけるエミッタ電極１０７直下のエネルギーバンド図
を示している。ここでＥＣは伝導帯下端のエネルギー準
位、Ｅ、はフェルミ準位、ＥＶは価電子帯上端のエネル
ギー準位を表わしている。第４図に示したＨＢＴにおい
ては、エミッタ電極１０７からペース層（第２の半導体
層）１０４に注入される電子のほとんどがコレクタ電極
１０１に到達するのに対し、ペース電極１０６からエミ
ツタ層（第３の半導体層）１０５に注入される正孔は、
ペース層１０４に比べ大きなエネルギーギャップ全有し
たエミツタ層１０５による反射のために極めて少なくな
る。
ネルギーギャップの和より大きい、ｎ型の第３の半導体
層例えばｋＡあＧＩＬＱ、７Ａ８．１０６はペース電極
、１０７はエミッタ電極である。第５図は、熱平衡状態
におけるエミッタ電極１０７直下のエネルギーバンド図
を示している。ここでＥＣは伝導帯下端のエネルギー準
位、Ｅ、はフェルミ準位、ＥＶは価電子帯上端のエネル
ギー準位を表わしている。第４図に示したＨＢＴにおい
ては、エミッタ電極１０７からペース層（第２の半導体
層）１０４に注入される電子のほとんどがコレクタ電極
１０１に到達するのに対し、ペース電極１０６からエミ
ツタ層（第３の半導体層）１０５に注入される正孔は、
ペース層１０４に比べ大きなエネルギーギャップ全有し
たエミツタ層１０５による反射のために極めて少なくな
る。
従って、例えばエミッタ接地時の電流増幅率ｈＦＥは極
めて大きなものとなる。
めて大きなものとなる。
しかしながら、第４図に示したような従来型のＨＢＴに
おいては、例えば高性能化に重要となるペース層１０４
の幅Ｗ、及びペース抵抗ｒＢが相殺関係にある（即ちＷ
、を小さくするとｒＢが増大する。）為、ＨＢＴの性能
向上を制限する欠点があった。詳細に述べるために例え
ばＨＢＴの最大発振周波数ｆ１工とスイッチング時間で
８について考える。ｆ□８工及びτ、については既知の
ように近似的に次式で与えられる。
おいては、例えば高性能化に重要となるペース層１０４
の幅Ｗ、及びペース抵抗ｒＢが相殺関係にある（即ちＷ
、を小さくするとｒＢが増大する。）為、ＨＢＴの性能
向上を制限する欠点があった。詳細に述べるために例え
ばＨＢＴの最大発振周波数ｆ１工とスイッチング時間で
８について考える。ｆ□８工及びτ、については既知の
ように近似的に次式で与えられる。
ここで、ｆｔは遮断周波数、ｒＢはベース抵抗、Ｃ３は
コレクタ容量、ｒＬ及びＣＬは負荷抵抗及び負荷容量で
ある。また少数キャリアのペース領域走行で与えられる
。Ｗ、はベース幅、Ｄｎは少数キャリア（今の場合電子
）の拡散定数である。更にｆ、については、ρ１−にほ
ぼ逆比例する。式（１）〜（３）に注目すると、ｒＢ、
ＷＢ及びＣｃの低減がＨＢＴの高性能化に極めて重要な
ことが分る。ところが、Ｗ、を小さくすると逆にｒ、が
大きくなってしまうため、先に述べたようにＨＢＴの性
能向上に大きな制約を与えてしまうという欠点を有して
いることになる。またこのような欠点はｎｐｎ型のＨＢ
Ｔだけでなく ｐｎｐ型のＨＢＴについても共通の問題
となることは明らかである。
コレクタ容量、ｒＬ及びＣＬは負荷抵抗及び負荷容量で
ある。また少数キャリアのペース領域走行で与えられる
。Ｗ、はベース幅、Ｄｎは少数キャリア（今の場合電子
）の拡散定数である。更にｆ、については、ρ１−にほ
ぼ逆比例する。式（１）〜（３）に注目すると、ｒＢ、
ＷＢ及びＣｃの低減がＨＢＴの高性能化に極めて重要な
ことが分る。ところが、Ｗ、を小さくすると逆にｒ、が
大きくなってしまうため、先に述べたようにＨＢＴの性
能向上に大きな制約を与えてしまうという欠点を有して
いることになる。またこのような欠点はｎｐｎ型のＨＢ
Ｔだけでなく ｐｎｐ型のＨＢＴについても共通の問題
となることは明らかである。
本発明の目的は、以上のような従来技術における欠点を
除去し、高速性及び高周波特性に極めて優れたヘテロ接
合を用いたバイポーラ型の半導体装置を提供することに
ある。
除去し、高速性及び高周波特性に極めて優れたヘテロ接
合を用いたバイポーラ型の半導体装置を提供することに
ある。
本発明は、
（１）ｎ型の第１の半導体層上にｐ型の第２の半導体層
、高純度あるいはｎ型の第３の半導体層、該第３の半導
体より電子親和力とエネルギーギャップの和が大きい、
ｐ型の第４の半導体層、該第４の半導体より電子親和力
とエネルギーギャップの和が小さい高純度あるいはｎ型
の第５の半導体層が順次積層され、且つ前記第３ないし
第５の半纏体層から構成された半導体８４層を、１単位
として少くとも１単位以上備え、更にその表面にｐ型の
第６の半導体層とｎ型の第７の半導体層とが設けられ、
前記第１及び第７の半導体層に、それぞれオーミック性
接触した電極と、前記半導体積層と接触した制御電極と
を有することを特徴とする半導体装置および、 （２） ｎ僚の筑１の半導体層上に、ｎ型の第２の半
導体層、高純度あるいはｐ型の第３の半導体層、該第３
の半導体より電子親和力が小さい、ｎ型の第４の半導体
層、該第４の半導体より電子親和力が太きい、高純度あ
るいはｐ型の第５の半導体層が順次積層され、且つ前記
第３ないし第５の半導体層から構成てれた半導体積層を
、１単位として少くとも１単位以上備え、更にその表面
にｎ型の第６の半導体Ｊ偏とｐ型の第７の半導体層が設
けられ、前記第１及び第７の半導体層とそれぞれオーミ
ック性接触した電極と、前記半導体積層と接触した制御
電極とを有することを特りとする半導体装置 である。
、高純度あるいはｎ型の第３の半導体層、該第３の半導
体より電子親和力とエネルギーギャップの和が大きい、
ｐ型の第４の半導体層、該第４の半導体より電子親和力
とエネルギーギャップの和が小さい高純度あるいはｎ型
の第５の半導体層が順次積層され、且つ前記第３ないし
第５の半纏体層から構成された半導体８４層を、１単位
として少くとも１単位以上備え、更にその表面にｐ型の
第６の半導体層とｎ型の第７の半導体層とが設けられ、
前記第１及び第７の半導体層に、それぞれオーミック性
接触した電極と、前記半導体積層と接触した制御電極と
を有することを特徴とする半導体装置および、 （２） ｎ僚の筑１の半導体層上に、ｎ型の第２の半
導体層、高純度あるいはｐ型の第３の半導体層、該第３
の半導体より電子親和力が小さい、ｎ型の第４の半導体
層、該第４の半導体より電子親和力が太きい、高純度あ
るいはｐ型の第５の半導体層が順次積層され、且つ前記
第３ないし第５の半導体層から構成てれた半導体積層を
、１単位として少くとも１単位以上備え、更にその表面
にｎ型の第６の半導体Ｊ偏とｐ型の第７の半導体層が設
けられ、前記第１及び第７の半導体層とそれぞれオーミ
ック性接触した電極と、前記半導体積層と接触した制御
電極とを有することを特りとする半導体装置 である。
以下、図面を参照し本発明の原理と特有の作用効果を明
らかにする。説明の都合上、特定の材料を用いることに
するが、本発明の原理に照合すれば他の材料に対しても
適用できることは明らかである。
らかにする。説明の都合上、特定の材料を用いることに
するが、本発明の原理に照合すれば他の材料に対しても
適用できることは明らかである。
第１図（ａ）は本発明の半導体装置の基本的構造の一例
を示す模式的構造断面図である。
を示す模式的構造断面図である。
第１図（ａ）において、１１は高抵抗基板、１２はｎ型
の第１の半導体層、１３はｐ型の第２の半導体ＩＪ１４
は高純度あるいはｎ型の第３の半導体層、１５は前記第
３の半導体１４よ如電子親和力とエネルギーギャップの
和が大きい、ｐ型の第４の半導体層、１６ｉｉ前記第４
の半導体１５より電子親和力とエネルギーギ・ｒツブの
和が小さい、高純度あるいはｎ型の第５の半導体層、１
７はｐ型の第６の半導体層、１８はｎ型の第７の半導体
層、１９は制御電極、２０及び２１は第１の半導体層１
２および第７の半導体層１８に接触したオーミック性電
極である。
の第１の半導体層、１３はｐ型の第２の半導体ＩＪ１４
は高純度あるいはｎ型の第３の半導体層、１５は前記第
３の半導体１４よ如電子親和力とエネルギーギャップの
和が大きい、ｐ型の第４の半導体層、１６ｉｉ前記第４
の半導体１５より電子親和力とエネルギーギ・ｒツブの
和が小さい、高純度あるいはｎ型の第５の半導体層、１
７はｐ型の第６の半導体層、１８はｎ型の第７の半導体
層、１９は制御電極、２０及び２１は第１の半導体層１
２および第７の半導体層１８に接触したオーミック性電
極である。
第１図（ｂ）は、第１図（、）に示した本発明にかかる
構造において、熱平衡状態における電極２ｏ直下でのエ
ネルギー・ぐンド図の一例である。ここで、２２は２次
元正孔層であり、Ｅ、、Ｅ、、Ｅｖについては第５図で
説明したものと同一である。
構造において、熱平衡状態における電極２ｏ直下でのエ
ネルギー・ぐンド図の一例である。ここで、２２は２次
元正孔層であり、Ｅ、、Ｅ、、Ｅｖについては第５図で
説明したものと同一である。
本発明の基本原理は、前記第３の半導体層１４及び第５
の半導体７＃１６と、第４の半導体層１５のへテロ接合
界面に形成された前記２次元正孔層２２の高い導伝性と
狭い領域内での閉じ込め効果を利用して、例えばＨＢＴ
に応用した場合のｒＢ及びＷＢの低減をはかシ、ＨＢＴ
Ｑ高性能化を実現するものである。
の半導体７＃１６と、第４の半導体層１５のへテロ接合
界面に形成された前記２次元正孔層２２の高い導伝性と
狭い領域内での閉じ込め効果を利用して、例えばＨＢＴ
に応用した場合のｒＢ及びＷＢの低減をはかシ、ＨＢＴ
Ｑ高性能化を実現するものである。
即ち、高純度層１４及び１６に形成ちれた２次元正孔は
、既知のように、特に不純物の散乱の影響が少なくなる
ため、更には本来布する自由度の２次元性によって散乱
が少なくなるために特に低温においては極めて大きな正
孔移動度μｈを有している。例えばＧａＡｓ中の正孔の
場合、室温でμｈ４４００副２／ｖ・ｓ ７７にではμ
ｈり４０００（７）２／ｖ・８と飛躍的に増大する。ま
だ、この２次元正孔層の正孔面密度Ｐ、は、各半導体層
のキャリア密度及び膜厚によって変化するものの各ヘテ
ロ接合界面当シ約Ｉ×１０ ｍの実現は可能である。
、既知のように、特に不純物の散乱の影響が少なくなる
ため、更には本来布する自由度の２次元性によって散乱
が少なくなるために特に低温においては極めて大きな正
孔移動度μｈを有している。例えばＧａＡｓ中の正孔の
場合、室温でμｈ４４００副２／ｖ・ｓ ７７にではμ
ｈり４０００（７）２／ｖ・８と飛躍的に増大する。ま
だ、この２次元正孔層の正孔面密度Ｐ、は、各半導体層
のキャリア密度及び膜厚によって変化するものの各ヘテ
ロ接合界面当シ約Ｉ×１０ ｍの実現は可能である。
更にこの２次元正孔の波動の拡がりは各ヘテロ接合界面
轟シ約１００Ｘと極めて小さいため、即ち、正孔かへテ
ロ界面の三角ポテンシャル井戸に閉じ込められ１いるた
め、実効的ペース幅の低減に大きく寄与することが期待
される。
轟シ約１００Ｘと極めて小さいため、即ち、正孔かへテ
ロ界面の三角ポテンシャル井戸に閉じ込められ１いるた
め、実効的ペース幅の低減に大きく寄与することが期待
される。
を τ、、のイＶｒ層をは九入斧めＩ宰橢的ベース鋺Ｗ
Ｂ＝５００Ｘと薄くした場合において、ペース領域のシ
ート抵抗Ｒ６について考える。Ｒｏは次式で与えられる
。
Ｂ＝５００Ｘと薄くした場合において、ペース領域のシ
ート抵抗Ｒ６について考える。Ｒｏは次式で与えられる
。
Ｒｏ＝（ｑｐ、μｈ ） −’ （４）こ
こでｑは電子の電荷量である。第４図に示した従来構造
の場合、Ｗ、＝５００Ｘとした時にはｐｎ接合による空
乏層幅があるため、ペース層１０４の実効的幅はｌＸ１
０ ｃｒｎ 程度の７クセブタ密度（ペース層１０４
）と５×１０ｃｒｎ 程度のドナー密度（エミツタ層
１０５及びコレクタ層１０３）を仮定した場合、約３０
０Ｘと考えられる。また、高いアクセプタ密度の半導味
における正孔の移動度は高純度の場合に比べ大きく低下
することを考慮すると１例えばｐ型のＧａＡｓをペース
層１０４に用いた場合μｈ〜１００の２／ｖ・３になる
。従って、従来構造におけるＲ６は、約２０ｋＱ１０と
見積られる。一方、本発明においては、室温でＲ９へ８
ｋ１０．７７にでＲ９〜０，８にΩ１０となり、本発明
によってペース領域のシート抵抗Ｒ８、従ってペース抵
抗ｒＢが大きく改善されることは明らかである。更に従
来構造でよく用いられたＷ、の値（≧１０００ Ｋ ）
に比べＷＢも小さくできるため、（３）式からτ、が大
幅に改善されることになる。尚エミッタの注入効率につ
いては、２次元正孔層２２がへテロ接合界面の電位障壁
を感じるため閉じ込め効果が高く、従ってほぼ理想的な
１に近いものとなる。
こでｑは電子の電荷量である。第４図に示した従来構造
の場合、Ｗ、＝５００Ｘとした時にはｐｎ接合による空
乏層幅があるため、ペース層１０４の実効的幅はｌＸ１
０ ｃｒｎ 程度の７クセブタ密度（ペース層１０４
）と５×１０ｃｒｎ 程度のドナー密度（エミツタ層
１０５及びコレクタ層１０３）を仮定した場合、約３０
０Ｘと考えられる。また、高いアクセプタ密度の半導味
における正孔の移動度は高純度の場合に比べ大きく低下
することを考慮すると１例えばｐ型のＧａＡｓをペース
層１０４に用いた場合μｈ〜１００の２／ｖ・３になる
。従って、従来構造におけるＲ６は、約２０ｋＱ１０と
見積られる。一方、本発明においては、室温でＲ９へ８
ｋ１０．７７にでＲ９〜０，８にΩ１０となり、本発明
によってペース領域のシート抵抗Ｒ８、従ってペース抵
抗ｒＢが大きく改善されることは明らかである。更に従
来構造でよく用いられたＷ、の値（≧１０００ Ｋ ）
に比べＷＢも小さくできるため、（３）式からτ、が大
幅に改善されることになる。尚エミッタの注入効率につ
いては、２次元正孔層２２がへテロ接合界面の電位障壁
を感じるため閉じ込め効果が高く、従ってほぼ理想的な
１に近いものとなる。
以上説明したように、本発明によってｒ、及びＷＢが大
幅に改善されるためｆｍａＸ及びτ８の両方において特
性向上が実現され、従って、高速性及び高周波特性に優
れた半導体装置が得られることは明らかである。
幅に改善されるためｆｍａＸ及びτ８の両方において特
性向上が実現され、従って、高速性及び高周波特性に優
れた半導体装置が得られることは明らかである。
以上の説明では、電子が少数キャリアとなるいわゆるｎ
ｐｎ型について述べてきたが、本発明の原理は正孔が少
数キャリアとなるいわゆるｐｎｐ型についても同様に適
用できる。
ｐｎ型について述べてきたが、本発明の原理は正孔が少
数キャリアとなるいわゆるｐｎｐ型についても同様に適
用できる。
第２図（、）は、本発明によるｐｎｐ型の半導体装置の
基本的構造の一例を示す模式的構造断面図であ第２図（
、）において、３１は高抵抗基板、３２はｐ型の第１の
半導体Ｊ６．３３はｎ型の第２の半導体層、３４は高純
度あるいはｐ型の第３の半導体層、３５は前記第３の半
導体層３４より電子親和力の小さなｎ型の第４の半導体
層、３６は前記第４の半導体層３５より電子親和力が太
きい、高純度あるいはｐ型の第５の半導体層、３７はｎ
型の第６の半導体層、３８はｐ型の第７の半導体層、３
９は制御電極、４０及び４１は第７の半導体層３８、第
１の半導体層３２に接触するオーミック性電極である。
基本的構造の一例を示す模式的構造断面図であ第２図（
、）において、３１は高抵抗基板、３２はｐ型の第１の
半導体Ｊ６．３３はｎ型の第２の半導体層、３４は高純
度あるいはｐ型の第３の半導体層、３５は前記第３の半
導体層３４より電子親和力の小さなｎ型の第４の半導体
層、３６は前記第４の半導体層３５より電子親和力が太
きい、高純度あるいはｐ型の第５の半導体層、３７はｎ
型の第６の半導体層、３８はｐ型の第７の半導体層、３
９は制御電極、４０及び４１は第７の半導体層３８、第
１の半導体層３２に接触するオーミック性電極である。
第２図（ｂ）は、第２図（ａ）に示した本発明にかかる
構造において、熱平衡状態における電極４０百下でのエ
ネルギーバンド図の一例である。ここで４２は２次元電
子層であり、ＥＣ，Ｅ、、Ｅｙについては第１図（ｂ）
及び第５図で説明したものと同一である。
構造において、熱平衡状態における電極４０百下でのエ
ネルギーバンド図の一例である。ここで４２は２次元電
子層であり、ＥＣ，Ｅ、、Ｅｙについては第１図（ｂ）
及び第５図で説明したものと同一である。
本発明による半導体装置が前述したｎｐｎ型によるもの
と原則的に同様の原理、作用及び効果を有していること
は言うまでもない。
と原則的に同様の原理、作用及び効果を有していること
は言うまでもない。
以下本発明の実施例を示す。
（実施例１）
本実施例におけるＨＢＴの模式的構造断面図は第１図（
、）と同じである。本実施例においては、１１に高抵抗
ＱａＡｓ基板を、１２にドナー不純物密度が５ Ｘ １
０” ６ｃｍ−３程度で膜厚的５ｏｏｏ ｌのｎ型のＡ
４．Ｇａ（，７５Ａａを、１３にアクセプタ不純物密度
が５ Ｘ １０１１０ｌ７’程度、膜厚的１００Ｘで、
ＡｔＡａのモル比Ｘが第１の半導体層１２との界面で０
．２５となり、第３の半導体層１４側に向かって徐々に
減少し、第３の半導体層１４との界面で零となるＡｔＸ
Ｇ１−ＸＡｍを、１４に不純物密度がｌ Ｘ １０”ｃ
ｍ−’以下で膜厚的３００にのノンドー７’ＧａＡ＠を
、１５にアクセプタ不純物密度が２Ｘ１０ ｃｍ
程度で膜厚約５００久のｐ型のＡＺｎｓＧ＆ 、、、ｙ
Ａａを、１６に不純物密度が１×１０１５ｃｒｎ−３以
下で膜厚的３００ＸのノンドープＧａＡｓを、１７にア
クセプタ不純物密度が１×１０ｃｔｎ程度、膜厚的１０
０Ｘで、ＡｔＡＩＩのモル比ｙが１６との界面で零とな
シ、１８側に向かって徐々に増加し、１８との界面で０
．３となるＡＬｙＧａ １−ｙＡａを、１８にドナー不
純物密度が５Ｘ１０１７ｍ−３程度で膜厚的５０００Ｘ
のｎ型のＡＡＱ、３Ｇａ 、１７Ａ３を、オーミック性
電極２０及び４にＡｕＧ５／Ｎｉによる電極を、制御電
極（いわゆるべ本実施例において、例えばオーミック性
電極２０をＨＢＴのエミッタ電極、２１をコレクタ電極
として動作させる。本例におけるベース抵抗ｒＢは従来
例に比べ大幅に改善され、最高発振周波数ｆ にっａｘ いては従来例の約１０ＧＨｚ以下に比べ、約１５ＧＨｚ
と増大した。またτ、及びτ、についてもｒＢの減少な
どにより大幅に改善された。尚、本例においては制御電
極１９にＡｕＺｎよるオーミック性電極を用いたが、例
えばＡｔによるショットキー電極を用いることによって
）ＩＢＴ動作させることも原理的に可能なことは明白で
ある。
、）と同じである。本実施例においては、１１に高抵抗
ＱａＡｓ基板を、１２にドナー不純物密度が５ Ｘ １
０” ６ｃｍ−３程度で膜厚的５ｏｏｏ ｌのｎ型のＡ
４．Ｇａ（，７５Ａａを、１３にアクセプタ不純物密度
が５ Ｘ １０１１０ｌ７’程度、膜厚的１００Ｘで、
ＡｔＡａのモル比Ｘが第１の半導体層１２との界面で０
．２５となり、第３の半導体層１４側に向かって徐々に
減少し、第３の半導体層１４との界面で零となるＡｔＸ
Ｇ１−ＸＡｍを、１４に不純物密度がｌ Ｘ １０”ｃ
ｍ−’以下で膜厚的３００にのノンドー７’ＧａＡ＠を
、１５にアクセプタ不純物密度が２Ｘ１０ ｃｍ
程度で膜厚約５００久のｐ型のＡＺｎｓＧ＆ 、、、ｙ
Ａａを、１６に不純物密度が１×１０１５ｃｒｎ−３以
下で膜厚的３００ＸのノンドープＧａＡｓを、１７にア
クセプタ不純物密度が１×１０ｃｔｎ程度、膜厚的１０
０Ｘで、ＡｔＡＩＩのモル比ｙが１６との界面で零とな
シ、１８側に向かって徐々に増加し、１８との界面で０
．３となるＡＬｙＧａ １−ｙＡａを、１８にドナー不
純物密度が５Ｘ１０１７ｍ−３程度で膜厚的５０００Ｘ
のｎ型のＡＡＱ、３Ｇａ 、１７Ａ３を、オーミック性
電極２０及び４にＡｕＧ５／Ｎｉによる電極を、制御電
極（いわゆるべ本実施例において、例えばオーミック性
電極２０をＨＢＴのエミッタ電極、２１をコレクタ電極
として動作させる。本例におけるベース抵抗ｒＢは従来
例に比べ大幅に改善され、最高発振周波数ｆ にっａｘ いては従来例の約１０ＧＨｚ以下に比べ、約１５ＧＨｚ
と増大した。またτ、及びτ、についてもｒＢの減少な
どにより大幅に改善された。尚、本例においては制御電
極１９にＡｕＺｎよるオーミック性電極を用いたが、例
えばＡｔによるショットキー電極を用いることによって
）ＩＢＴ動作させることも原理的に可能なことは明白で
ある。
（実施例２）
本実施例におけるＨＢＴ’の模式的構造断面図を第３図
に示す。本実施例においては図示のように５２〜６１の
層による積層体である。５２にドナー不純物密度が５×
１０ α 程度のＧａＡａ基板を、５３にドナー不純
物密度が５ Ｘ １０１６ｃｍ−３程度で膜厚的３００
０ＸのＡｔ、Ｇａ １１７Ａａを、５４にアクセプタ不
純物密度が５Ｘ１０ ａｎ 程度、膜厚的２００Ｘ
で、ＡｔＡｓのモル比徐に減少し、５５との界面で零と
なるＡｔｘＧａｌ−ｘＡＩＩを、５５に不純物密度が１
×１０ σ 以下で膜厚的３００ＸのＧａＡｓを、５６
番で不純物密度がＩ Ｘ １０’ ”ｔｙｎ−３以下で
膜厚的３０ＸのＡｔ、１３Ｇａｏ、７Ａｓを、５７にア
クセプタ不純物密度が３Ｘ１８ａｎ 程度で膜厚的３
００ＸのＡｔ、Ｇａｃｌ、７Ａｓを、５８に不純物密度
がＩ Ｘ １０’ ”ｃｍ−’以下で膜厚的３００Ｘの
ＧａＡａを、５９にアクセプタ不純物密度が５×１０１
程度、膜厚的２００Ｘで、ＡｔＡｓのモル比ｙが５８
との界面で零となシ、６０側に向かって徐々に増加し、
６０との界面で０．３５となるＡｔｙ９ａ １−ｙＡ
ｓを、６０にドナー不純物密度が５ Ｘ １０ ”ｃｍ
−３程度で膜厚的２００ＯＲのＡｔａ、３５Ｇ＆ ａ６
ｓＡＢを、６１にドナー不純物密度が５Ｘ１０ ｃｍ
Ｗ度で膜厚約３０００久のＧａＡｓを用い、オーミ
ック性電極５１及び６３にＡｕＧｅ／Ｎｉによる電極を
、制御電極（いわゆるベース電極）６２にＡｕＺｎによ
る電極を用いた。
に示す。本実施例においては図示のように５２〜６１の
層による積層体である。５２にドナー不純物密度が５×
１０ α 程度のＧａＡａ基板を、５３にドナー不純
物密度が５ Ｘ １０１６ｃｍ−３程度で膜厚的３００
０ＸのＡｔ、Ｇａ １１７Ａａを、５４にアクセプタ不
純物密度が５Ｘ１０ ａｎ 程度、膜厚的２００Ｘ
で、ＡｔＡｓのモル比徐に減少し、５５との界面で零と
なるＡｔｘＧａｌ−ｘＡＩＩを、５５に不純物密度が１
×１０ σ 以下で膜厚的３００ＸのＧａＡｓを、５６
番で不純物密度がＩ Ｘ １０’ ”ｔｙｎ−３以下で
膜厚的３０ＸのＡｔ、１３Ｇａｏ、７Ａｓを、５７にア
クセプタ不純物密度が３Ｘ１８ａｎ 程度で膜厚的３
００ＸのＡｔ、Ｇａｃｌ、７Ａｓを、５８に不純物密度
がＩ Ｘ １０’ ”ｃｍ−’以下で膜厚的３００Ｘの
ＧａＡａを、５９にアクセプタ不純物密度が５×１０１
程度、膜厚的２００Ｘで、ＡｔＡｓのモル比ｙが５８
との界面で零となシ、６０側に向かって徐々に増加し、
６０との界面で０．３５となるＡｔｙ９ａ １−ｙＡ
ｓを、６０にドナー不純物密度が５ Ｘ １０ ”ｃｍ
−３程度で膜厚的２００ＯＲのＡｔａ、３５Ｇ＆ ａ６
ｓＡＢを、６１にドナー不純物密度が５Ｘ１０ ｃｍ
Ｗ度で膜厚約３０００久のＧａＡｓを用い、オーミ
ック性電極５１及び６３にＡｕＧｅ／Ｎｉによる電極を
、制御電極（いわゆるベース電極）６２にＡｕＺｎによ
る電極を用いた。
本実施例において、例えば５１ ’（ｉ７ ＩＩＢＴの
コレクタ電極、６３をエミッタ電極として動作させた場
合、ｆｍ＆Ｘは実施例１に比べ更に向上し約１８ＧＨｚ
となりた。これは、いわゆるスＲ−サ層５６の導入によ
って不純物散乱を減少させ、２次元正孔の移動度の増大
がはかれたこと、ベース電極６２を２コ設けたこと及び
２次元正孔層を有する界面の数を増加させたことなどに
よるｒｌの大幅な低減ができたこと、更にエミッタ側の
実効的ドナー密度を向上させてエミッタ注入効率を向上
させたことなどに起因する。
コレクタ電極、６３をエミッタ電極として動作させた場
合、ｆｍ＆Ｘは実施例１に比べ更に向上し約１８ＧＨｚ
となりた。これは、いわゆるスＲ−サ層５６の導入によ
って不純物散乱を減少させ、２次元正孔の移動度の増大
がはかれたこと、ベース電極６２を２コ設けたこと及び
２次元正孔層を有する界面の数を増加させたことなどに
よるｒｌの大幅な低減ができたこと、更にエミッタ側の
実効的ドナー密度を向上させてエミッタ注入効率を向上
させたことなどに起因する。
以上の実施例の結果からも、本発明が極めて多大な長所
を有していることは明らかである。
を有していることは明らかである。
（実施例３）
次にｐｎｐ型の実施例について説明する。
本実施例における模式的構造断面図は第２図（ａ）と同
じである。
じである。
本実施例においては、３１に高抵抗ＧａＡａ基板を、３
２にアクセプタ不純物密度が５ｘｌＯａｎ 程度で膜
厚的５ｏｏｏｌ Ｌｙ）ｐ型のｋＬＩ１２ｓＧ＆ ［１
７５Ａａを、３３にドナー不純物密度が５ Ｘ １０”
ｃｍ−’程度、膜厚的１００＾でＡｔＡｓのモル比Ｘ
が３３との界面で０２５となシ、３４側に向かって減少
し、３４との界面で零となるＡｔＸＧａ １−ｘＡｓを
、３５に不純物密度がｌＸｌ０ ｃｍ 以下で膜厚
的３００ ＸのノンドープＧａＡｓを、３６にドナー不
純物密度が２ Ｘ １０’ ”ｃｍ−’程度で膜厚的５
００ＸのＡＬａ、ｓ ＧｉＬ ＣＬ７ＡＩＩを、３７に
不純物密度がｌＸｌ０ ｃｍ 以下で膜厚的３００
ＸのノンドープＧａＡｓを、３８にドナー不純物密度が
Ｉ Ｘ １０１”ｃｍ−’程度、膜厚的１００Ｘで、Ａ
ハａのモル比ｙが３７との界面で零となシ、３９側に向
かりて徐々に増加し、３９との界面で０３となるＡｔｙ
ＧＩＬｌ−アＡａｔ−１３９にアクセプタ不純物密度か
５×１００ 程度で膜厚的５ｏｏｏ １のｐ型のＡｔｏ
３Ｇａ 、Ａｓを、オーミック性電極４０及び４１にＡ
ｕＺ ｎによる電極を、制御電極３９にＡｕＧｅ／Ｎｉ
による電極を用いた。
２にアクセプタ不純物密度が５ｘｌＯａｎ 程度で膜
厚的５ｏｏｏｌ Ｌｙ）ｐ型のｋＬＩ１２ｓＧ＆ ［１
７５Ａａを、３３にドナー不純物密度が５ Ｘ １０”
ｃｍ−’程度、膜厚的１００＾でＡｔＡｓのモル比Ｘ
が３３との界面で０２５となシ、３４側に向かって減少
し、３４との界面で零となるＡｔＸＧａ １−ｘＡｓを
、３５に不純物密度がｌＸｌ０ ｃｍ 以下で膜厚
的３００ ＸのノンドープＧａＡｓを、３６にドナー不
純物密度が２ Ｘ １０’ ”ｃｍ−’程度で膜厚的５
００ＸのＡＬａ、ｓ ＧｉＬ ＣＬ７ＡＩＩを、３７に
不純物密度がｌＸｌ０ ｃｍ 以下で膜厚的３００
ＸのノンドープＧａＡｓを、３８にドナー不純物密度が
Ｉ Ｘ １０１”ｃｍ−’程度、膜厚的１００Ｘで、Ａ
ハａのモル比ｙが３７との界面で零となシ、３９側に向
かりて徐々に増加し、３９との界面で０３となるＡｔｙ
ＧＩＬｌ−アＡａｔ−１３９にアクセプタ不純物密度か
５×１００ 程度で膜厚的５ｏｏｏ １のｐ型のＡｔｏ
３Ｇａ 、Ａｓを、オーミック性電極４０及び４１にＡ
ｕＺ ｎによる電極を、制御電極３９にＡｕＧｅ／Ｎｉ
による電極を用いた。
本実施例を、ＨＢＴに応用した場合、ベース抵抗ｒＢを
担う２次元電子層４２の移動度及び面密度が非常に大き
いため、前実施例と同様に、ｒＢ及びＷ。
担う２次元電子層４２の移動度及び面密度が非常に大き
いため、前実施例と同様に、ｒＢ及びＷ。
の大幅な低減が可能になシ、従ってｆｍａｘ、ｆｔなど
の性能向上及びτ、の低減が実現できる。尚、制御電極
３９はショットキー電極でもＨＢＴ動作は可能である。
の性能向上及びτ、の低減が実現できる。尚、制御電極
３９はショットキー電極でもＨＢＴ動作は可能である。
［発明の効果］
以上のように本発明によれば、ペテロ接合界面に形成さ
れた高い導伝性及び閉じ込め効果を有した２次元キャリ
アを用いることにより、ベース抵抗とベース幅を低減で
き、従って最高発振周波数及び遮断周波数の向上、更に
はベース走行時間及びスイッチング時間の大幅な低減な
ど多大な長所を有した超高周波超高速素子を実現できる
効果を有するものである。
れた高い導伝性及び閉じ込め効果を有した２次元キャリ
アを用いることにより、ベース抵抗とベース幅を低減で
き、従って最高発振周波数及び遮断周波数の向上、更に
はベース走行時間及びスイッチング時間の大幅な低減な
ど多大な長所を有した超高周波超高速素子を実現できる
効果を有するものである。
第１図（ａ）及び第２図（、）は本発明の半導体装置の
基本的構造の一例を示す模式的断面図、第１図（ｂ）及
び第２図（ｂ）はそれぞれのエネルギーバンド図、第３
図は本発明の実施例２の構造を示す模式的断面図、第４
図は従来の半導体装置の一例の構造を示す模式的断面図
、第５図はそのエネルギーバンド図である。 １１及び３１・・・高抵抗基板、１２・・・ｎ型の第１
の半導体層、３２・・・ｐ型筒１の半導体層、１３・・
・ｐ型の第２の半導体層、３３・・・ｎ型の第２の半導
体層、１４・・・高純度あるいはれ型の第３の半導体層
、３４・・・高純度あるいはｐ型の第３の半導体層、１
５・・・ｐ型の第４の半導体層、３５・・・ｎ型の第４
の半導体層、１６・・・高純度あるいはｎ型の氾５の半
導体層、３６・・・高純度あるいはｐ型の第５の半導体
層、１７・・・ｐ型の第６の半導体層、３７・・・ｎ型
の第６の半導体層、１８・・・ｎ型の第７の半導体層、
３８・・・ｐ型の第７の半導体層、１９及び３９・・・
制御電極、２０，２１，４０及び４１・・・オーミック
性電極、２２・・・２次元正孔層、４２・・・２次元電
子層。
基本的構造の一例を示す模式的断面図、第１図（ｂ）及
び第２図（ｂ）はそれぞれのエネルギーバンド図、第３
図は本発明の実施例２の構造を示す模式的断面図、第４
図は従来の半導体装置の一例の構造を示す模式的断面図
、第５図はそのエネルギーバンド図である。 １１及び３１・・・高抵抗基板、１２・・・ｎ型の第１
の半導体層、３２・・・ｐ型筒１の半導体層、１３・・
・ｐ型の第２の半導体層、３３・・・ｎ型の第２の半導
体層、１４・・・高純度あるいはれ型の第３の半導体層
、３４・・・高純度あるいはｐ型の第３の半導体層、１
５・・・ｐ型の第４の半導体層、３５・・・ｎ型の第４
の半導体層、１６・・・高純度あるいはｎ型の氾５の半
導体層、３６・・・高純度あるいはｐ型の第５の半導体
層、１７・・・ｐ型の第６の半導体層、３７・・・ｎ型
の第６の半導体層、１８・・・ｎ型の第７の半導体層、
３８・・・ｐ型の第７の半導体層、１９及び３９・・・
制御電極、２０，２１，４０及び４１・・・オーミック
性電極、２２・・・２次元正孔層、４２・・・２次元電
子層。
Claims (2)
- （１）ｎ型の第１の半導体層上にｐ型の第２の半導体層
、高純度あるいはｎ型の第３の半導体層、該第３の半導
体より電子親和力とエネルギーギャップの和が大きい、
ｐ型の第４の半導体層、該第４の半導体より電子親和力
とエネルギーギャップの和が小さい、高純度あるいはｎ
型の第５の半導体層が順次積層され、且つ前記第３ない
し第５の半導体層から構成された半導体積層を、１単位
として少くとも１単位以上備え、更にその表面にｐ型の
第６の半導体層とｎ型の第７の半導体層が設けられ、前
記第１及び第７の半導体層に、それぞれオーミック性接
触した電極と、前記半導体積層と接触した制御電極とを
有することを特徴とする半導体装置。 - （２）ｐ型の第１の半導体層上に、ｎ型の第２の半導体
層、高純度あるいはｐ型の第３の半導体層、該第３の半
導体より電子親和力が小さい、ｎ型の第４の半導体層、
該第４の半導体より電子親和力が大きい、高純度あるい
はｐ型の第５の半導体層が順次積層され、且つ前記第３
ないし第５の半導体層から構成された半導体積層を、１
単位として少くとも１単位以上備え、更にその表面にｎ
型の第６の半導体層とｐ型の第７の半導体層が設けられ
、前記第１及び第７の半導体層とそれぞれオーミック性
接触した電極と、前記半導体積層と接触した制御電極と
を有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60174657A JPH0656851B2 (ja) | 1985-08-07 | 1985-08-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60174657A JPH0656851B2 (ja) | 1985-08-07 | 1985-08-07 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6233461A true JPS6233461A (ja) | 1987-02-13 |
| JPH0656851B2 JPH0656851B2 (ja) | 1994-07-27 |
Family
ID=15982417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60174657A Expired - Lifetime JPH0656851B2 (ja) | 1985-08-07 | 1985-08-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0656851B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5019890A (en) * | 1987-02-06 | 1991-05-28 | Nippon Telegraph And Telephone Corporation | Heterojunction bipolar transistor |
| US5258631A (en) * | 1987-01-30 | 1993-11-02 | Hitachi, Ltd. | Semiconductor device having a two-dimensional electron gas as an active layer |
| US5381027A (en) * | 1988-01-26 | 1995-01-10 | Hitachi, Ltd. | Semiconductor device having a heterojunction and a two dimensional gas as an active layer |
| US5530273A (en) * | 1992-11-26 | 1996-06-25 | Nec Corporation | Semiconductor device capable of preventing reduction of cut-off frequency by Kark effect even when operated within a high electric current density range |
| WO2004055902A1 (ja) * | 2002-12-17 | 2004-07-01 | Sumitomo Chemical Company, Limited | 電子デバイス用半導体材料及びこれを用いた半導体素子 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58100456A (ja) * | 1981-12-10 | 1983-06-15 | Agency Of Ind Science & Technol | 超高速トランジスタ |
| JPS6010775A (ja) * | 1983-06-30 | 1985-01-19 | Fujitsu Ltd | ヘテロ接合バイポ−ラ半導体装置 |
-
1985
- 1985-08-07 JP JP60174657A patent/JPH0656851B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58100456A (ja) * | 1981-12-10 | 1983-06-15 | Agency Of Ind Science & Technol | 超高速トランジスタ |
| JPS6010775A (ja) * | 1983-06-30 | 1985-01-19 | Fujitsu Ltd | ヘテロ接合バイポ−ラ半導体装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5258631A (en) * | 1987-01-30 | 1993-11-02 | Hitachi, Ltd. | Semiconductor device having a two-dimensional electron gas as an active layer |
| US5019890A (en) * | 1987-02-06 | 1991-05-28 | Nippon Telegraph And Telephone Corporation | Heterojunction bipolar transistor |
| US5381027A (en) * | 1988-01-26 | 1995-01-10 | Hitachi, Ltd. | Semiconductor device having a heterojunction and a two dimensional gas as an active layer |
| US5530273A (en) * | 1992-11-26 | 1996-06-25 | Nec Corporation | Semiconductor device capable of preventing reduction of cut-off frequency by Kark effect even when operated within a high electric current density range |
| WO2004055902A1 (ja) * | 2002-12-17 | 2004-07-01 | Sumitomo Chemical Company, Limited | 電子デバイス用半導体材料及びこれを用いた半導体素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0656851B2 (ja) | 1994-07-27 |
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