JPS6234079A

JPS6234079A - 試験回路

Info

Publication number: JPS6234079A
Application number: JP60173241A
Authority: JP
Inventors: Yoshitaka Ito; 芳孝伊藤
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: NTT Inc
Priority date: 1985-08-08
Filing date: 1985-08-08
Publication date: 1987-02-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（発明の属する技術分野）本発明は、チップ試験の容易化、並びに、高集積化制御
装置を用いたプログラムデバグの容易化を図るための支
援回路に関するものである。

（従来の技ｗｉ）従来、ＳＳＩ、ＭＳＩ等で構成された制御装置は制御装
置内のフリップフロップ、レジスタの内容が容易に観測
でき、各種試験、デバグが容易に行なわれた。

集積技術の進歩により制御装置が１チツプ化されると、
チップレベルでのテストはＬＳＩ試験機により実施でき
問題はない。

しかし、制御装置の各種デバグはＬＳＩ試験機のみでは
発見できず、オンラインプログラムを走行させて始めて
発見されるバグもある。

このような場合、装置化され、機能が複雑化した装置を
、ＬＳＩ試験機を用いて制御装置内の内部状態を外部か
ら観測し、バグの原因究明をすることは不可能である。

また、プログラムデバグのため、ある時点のレジスタの
内容を観測したい場合が起きるが、この場合ＪＫＩ、コ
ンソールを配備すれば容易に解決する。

しかし、完全なＪＫＬコンソールを配備すると高価格と
なるため、５ＴＡＲＴ、５ＴＯＰの機能しかない場合も
ある。

（発明の目的）本発明はこれらの問題点を解決するため、集積化制御装
置内の任意のレジスタ、フリップフロップの任意の時点
での状態をチップ外から観測可能としたものである。

以下図面について詳細に説明する。

（発明の構成および作用の説明）図は本発明の一実施例のブロック図であって、１〜４は
チップの端子で、１はアドレスバス端子、２はデータバ
ス端子、３はレジスタセット信号端子、４はチップを起
動するためのスタート信号端子であり、５，６は出力バ
ッファ、７〜９は入力バッファ、１０はアドレスバスを
駆動する内容を保持しているメモリアドレスレジスタ、
１１はデータバスから受信した内容を格納するメモリバ
ッファレジスタ、１２は演算用のバス、１３はＡＬＵ　
（ＡｒｉｔｈＩｌｅｔｉｃ　Ｌｏｇｉｃ　１Ｊｎｉｔ）
、１４は演算の途中結果を格納するバッファレジスタ、
１５は必要な制御信号を発生する制御系、　１６．１７
はフリップフロップ、１８はフリップフロップからなり
タイミング信号を発生するコントロールトリー、１９は
プロセッサからデータバスを駆動する場合のデータを格
納するバッファレジスタ、１００はこれら回路を含む周
知のプロセッサ例である。

２０〜２５は論理積回路、２６．２７は論理和回路、２
８は観測すべき箇所と時間を格納する指定レジスタ、２
９は指定レジスタ２８内の箇所のパートをデコードする
デコーダ、２９−１〜２９−ｎはデコーダ２９の出力、
３０はスタート信号端子４により起動するカウンタで経
過クロック数をカウントし、３１はカウンタ３０と指定
レジスタ２８の時間のパートとを照合する照合回路、３
２は照合回路３１の出力である。

プロセッサ１００内の動作は周知であり、説明を要しな
いが、簡単にいえばメモリアドレスレジスタ１０の内容
でメモリをアクセスし、メモリバッファレジスタ１１に
入ってきた命令を制御系１５に印加し、制御系１５がＡ
ＬＵ１３等を制御して演算を行なう。

プロセッサ１００内の状態を見たいときは、プロセッサ
１００が停止しているとき外部より箇所と時間をデータ
バス端子２に印加し、レジスタセット信号をレジスタセ
ット端子３に印加する。これにより、箇所と時間は論理
積回路２２を通して指定レジスタ２８へ格納される。

次にプロセッサを起動するためスタート信号端子４にス
タート信号を印加すると、制御系１５を起動すると共に
カウンタ３０を起動する。

照合回路３１はカウンタ３０と指定レジスタの時間のパ
ートを常時照合しており、一致が起きると照合回路の出
力３２に論理ＬＬ　１１１を出力する。

ここで照合回路３１が照合を実行するか否かは、指定レ
ジスタ２８の時間パートがＩＩ　Ｏ１１であれば照合し
ないとか、別の照合可否ビットを指定レジスタ２８内１
こ付加し制御してもよい。

照合回路の出力３２が論理“１″になると、制御系１５
に加えプロセッサ１００を停止させると共に、デコーダ
２９をイネーブルとし、指定レジスタ２８の箇所のパー
トをデコードし、例えばデコーダ出力２９−ｎを論理Ｉ
Ｉ　Ｉ　ＩＩとする。

デコーダ出力２９−ｎが論理ｉｔ　１　ｒｒとなると、
論理積回路２５が動作しコントロールトリー１８の内容
がバッファレジスタ３３に格納され、続いて、照合回路
の出力３２の信号により論理積回路２１が動作してバッ
ファレジスタ３３の内容がデータバス端子２へ出力され
る。

以上のような構成となっているため、プロセッサ内の任
意の箇所の任意の時点の状態をチップ側から観測するこ
とが可能となる。

（効果の説明）本発明は、以上説明したような構成となっているため、
端子を増加させずに、かつ、　ＬＳＩ試験機を用いるこ
となくチップ内の状態を観測することができ、各種バグ
の解析が容易になると共に、大規模なＪＫＬコンソール
を設けずにプログラムデバグが可能になる利点がある。

【図面の簡単な説明】

図は本発明の一実施例のブロック図である。１　・・・アドレスバス端子、２　・・・データバス端子、３　・・・　レジスタセット信号端子、４　・・・スタ
ート信号端子、５．６　・・・出力バッファ、７〜９　・・・入カバソファ、１０・・・　メモリアドレスレジスタ、１１・・・　メ
モリバッファレジスタ、１２　　・・演算用のバス、１
３・・・ＡＬＵ、１４．１９．３３・・・バッファレジ
スタ、１５・・・制御系、１６．１７・・・フリップフ
ロップ。１８　　・・　コントロールトリー、２０〜２５・・・論理積回路、２６．２７・・・論理和
回路、２８・・・指定レジスタ、２９・・・デコーダ。２９−１〜２９−ｎ・・・デコーダの出力、３０・・・
カウンタ、３１・・・照合回路、３２・・照合回路の出
力、１００・・・プロセッサ。

Claims

【特許請求の範囲】データバス、アドレスバス等のバスを有する集積化制御
装置において、集積化制御装置内の任意のレジスタと、制御用フリップ
フロップの任意の時点の状態をチップ外から観測するた
め、観測する箇所ならびに時間を指定するレジスタを有
し、そのレジスタはチップ外からバスを介して情報が設定で
き、集積化制御装置を起動すると経過クロック数をカウント
するカウンタが動作し、前記レジスタ内の指定時間と照
合をとり、照合がとれると集積化制御装置を停止させると共に、前
記レジスタ内の指定箇所の状態をバッファレジスタにと
り込み、バッファレジスタの内容をデータバスを駆動しチップ外
に表示することを特徴とする試験回路。