JPS6235555A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPS6235555A JPS6235555A JP17676985A JP17676985A JPS6235555A JP S6235555 A JPS6235555 A JP S6235555A JP 17676985 A JP17676985 A JP 17676985A JP 17676985 A JP17676985 A JP 17676985A JP S6235555 A JPS6235555 A JP S6235555A
- Authority
- JP
- Japan
- Prior art keywords
- polysilicon
- semiconductor device
- resistance part
- high resistance
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、高抵抗部（抵抗素子部分）と低抵抗部（接続
配線部分）とを含む複数のポリシリコン膜を有する半導
体装置、及びその製造方法に関するものである。
配線部分）とを含む複数のポリシリコン膜を有する半導
体装置、及びその製造方法に関するものである。
〈従来の技術〉
近年のＬＳＩの集積化に伴なって、例えば、スタチック
型のメモリ素子等では、セル内の負荷素子に半導体素子
を用いるようになってきている。
型のメモリ素子等では、セル内の負荷素子に半導体素子
を用いるようになってきている。
プロセスの簡易さからポリシリコンにより抵抗素子を形
成するのが盛んである。
成するのが盛んである。
第２図に従来の半導体装置の構造及びその製造工程の一
例を示す。
例を示す。
半導体基板１に活性領域２を形成した後、絶縁膜３を介
して全面にポリシリコン膜４を形成する。
して全面にポリシリコン膜４を形成する。
ポリシリコン膜４をバターニング後、レジスト５する。
Ｂは高抵抗部丸である。レジスト５を除去し、絶縁膜６
を形成した後、イオン注入した不純物の活性化の為の熱
処理を施し、低抵抗部Ａ′、σを形成する。コンタクト
ホールを開けた後、アルミ配線電極７を設け、半導体装
置を完成する。イオン注入した不純物の活性化の為の熱
処理時に、不純物の横方向拡散により高抵抗部（抵抗素
子部分）Ｂ′の長さはＬからＬ′に縮小される。高抵抗
値はＬ′により決定される。
を形成した後、イオン注入した不純物の活性化の為の熱
処理を施し、低抵抗部Ａ′、σを形成する。コンタクト
ホールを開けた後、アルミ配線電極７を設け、半導体装
置を完成する。イオン注入した不純物の活性化の為の熱
処理時に、不純物の横方向拡散により高抵抗部（抵抗素
子部分）Ｂ′の長さはＬからＬ′に縮小される。高抵抗
値はＬ′により決定される。
〈発明が解決しようとする問題点〉
しかしながら、上記従来の半導体装置は、その高い抵抗
値の制御ということで、高抵抗部の素子寸法が大きくな
るという問題点を有していた。
値の制御ということで、高抵抗部の素子寸法が大きくな
るという問題点を有していた。
本発明は上記の点に鑑みてなされたものであり、高抵抗
部の素子寸法が非常に小さい半導体装置及びその製造方
法を提供することを目的としているものである。
部の素子寸法が非常に小さい半導体装置及びその製造方
法を提供することを目的としているものである。
く問題点を解決するだめの手段〉
複数のポリシリコン膜間の分離をポリシリコン酸化膜に
よって行うと共に、高抵抗部のポリシリコン膜厚を低抵
抗部のポリシリコン膜厚より薄くする。ポリシリコン膜
間を分離するポリシリコン酸化膜形成のための第１の選
択酸化工程と、高抵抗部薄膜化のための第２の選択酸化
工程とを設ける。
よって行うと共に、高抵抗部のポリシリコン膜厚を低抵
抗部のポリシリコン膜厚より薄くする。ポリシリコン膜
間を分離するポリシリコン酸化膜形成のための第１の選
択酸化工程と、高抵抗部薄膜化のための第２の選択酸化
工程とを設ける。
〈実施例〉
第１図に、本発明に係る半導体装置の構造及びその製造
工程を示す。
工程を示す。
（１）半導体基板１１に活性領域１２を形成した後、絶
縁膜１３を介して全面にポリシリコン膜１４を３０００
Ａ堆積する。
縁膜１３を介して全面にポリシリコン膜１４を３０００
Ａ堆積する。
（２）通常のロコス法により個々のポリシリコン膜間を
素子分離する。熱酸化により薄いポリシリコン酸化膜１
５を形成した後、ＣＶＤ法で窒化膜（５ｉ３Ｎ４）１６
を堆積し、ドライエツチング法でパターニングする。そ
して、窒化膜１６を酸化マスクとして、ポリシリコン膜
間分離のためのロコス酸化膜１７を形成する。
素子分離する。熱酸化により薄いポリシリコン酸化膜１
５を形成した後、ＣＶＤ法で窒化膜（５ｉ３Ｎ４）１６
を堆積し、ドライエツチング法でパターニングする。そ
して、窒化膜１６を酸化マスクとして、ポリシリコン膜
間分離のためのロコス酸化膜１７を形成する。
（３）高抵抗部の窒化膜をエツチングによシ除去する。
（４）選択酸化（ロコス法）して、酸化膜１７′を形成
する。窒化膜１６を剥離した後、酸化膜１７′をイオン
注入のマスクとして、低抵抗部り、Ｆに高濃度イオン注
入する。Ｅは高抵抗部である。
する。窒化膜１６を剥離した後、酸化膜１７′をイオン
注入のマスクとして、低抵抗部り、Ｆに高濃度イオン注
入する。Ｅは高抵抗部である。
酸化膜１７′は、イオン注入のマスク性及び上層ドープ
ドガラス層からの影響を考慮すると、１０００Ａ以上は
必要である。
ドガラス層からの影響を考慮すると、１０００Ａ以上は
必要である。
（５）絶縁膜（ドープドガラス層）１８を堆積した後、
イオン注入した不純物の活性化のための高温処理を施し
、低抵抗部Ｄ’、Ｆ’を形成する。次に、コンタクトホ
ールを開孔し、アルミ配線電極１９を設けて、半導体装
置を完成する。
イオン注入した不純物の活性化のための高温処理を施し
、低抵抗部Ｄ’、Ｆ’を形成する。次に、コンタクトホ
ールを開孔し、アルミ配線電極１９を設けて、半導体装
置を完成する。
イオン注入した不純物の活性化の為の熱処理時に、不純
物の横方向拡散により高抵抗部（抵抗素子部分）Ｅ′の
長さはＬからＬ′に縮小される。高低とにより、初期膜
厚ｄの時と比べて、著しく抵抗値を増大させることがで
き、Ｌ′をより小さくすることが可能となる。
物の横方向拡散により高抵抗部（抵抗素子部分）Ｅ′の
長さはＬからＬ′に縮小される。高低とにより、初期膜
厚ｄの時と比べて、著しく抵抗値を増大させることがで
き、Ｌ′をより小さくすることが可能となる。
上記実施例に於いては、イオン注入により低抵抗部形成
のための不純物導入を行っているが、イオン注入の代わ
りに熱拡散によってもよい。
のための不純物導入を行っているが、イオン注入の代わ
りに熱拡散によってもよい。
〈発明の効果〉
以上詳細に説明したように本発明によれば、高抵抗部（
抵抗素子部分）と低抵抗部（接続配線部分）とを含む複
数のポリシリコン膜を有する半導体装置に於いて、高抵
抗部の素子寸法を非常に小さくすることができるもので
あり、これにより半導体装置の小型化・高密度化が達成
されるものである。
抵抗素子部分）と低抵抗部（接続配線部分）とを含む複
数のポリシリコン膜を有する半導体装置に於いて、高抵
抗部の素子寸法を非常に小さくすることができるもので
あり、これにより半導体装置の小型化・高密度化が達成
されるものである。
第１図は本発明に係る半導体装置の構造及びその製造工
程を示す図、第２図は従来の半導体装置の構造及びその
製造工程の一例を示す図である。 １１：半導体基板、１２：活性領域、 １３ 、１８ ：絶縁膜、１４；ポリシリコン膜、１５
：薄いポリシリコン酸化膜、１６：窒化膜、１７．１７
’：ロコス酸化膜、１９；アルミ配線電極、Ｄ’、Ｆ’
：低抵抗部、Ｅ′：高抵抗部。 代理人 弁理士 福 士 愛 彦（他２名）事１１−Ｐ
優３半１休襄藁一番諺 腹Ｆぞめ情１畑：Ｃ奨乞示す面 填１図
程を示す図、第２図は従来の半導体装置の構造及びその
製造工程の一例を示す図である。 １１：半導体基板、１２：活性領域、 １３ 、１８ ：絶縁膜、１４；ポリシリコン膜、１５
：薄いポリシリコン酸化膜、１６：窒化膜、１７．１７
’：ロコス酸化膜、１９；アルミ配線電極、Ｄ’、Ｆ’
：低抵抗部、Ｅ′：高抵抗部。 代理人 弁理士 福 士 愛 彦（他２名）事１１−Ｐ
優３半１休襄藁一番諺 腹Ｆぞめ情１畑：Ｃ奨乞示す面 填１図
Claims (3)
- （１）高抵抗部（抵抗素子部分）と低抵抗部（接続配線
部分）とを含む複数のポリシリコン膜を有する半導体装
置に於いて、上記複数のポリシリコン膜間の分離をポリ
シリコン酸化膜によって行うと共に、上記高抵抗部のポ
リシリコン膜厚を上記低抵抗部のポリシリコン膜厚より
薄くしたことを特徴とする半導体装置。 - （２）高抵抗部（抵抗素子部分）と低抵抗部（接続配線
部分）とを含む複数のポリシリコン膜を有する半導体装
置であって、上記複数のポリシリコン膜間の分離をポリ
シリコン酸化膜によって行うと共に、上記高抵抗部のポ
リシリコン膜厚を上記低抵抗部のポリシリコン膜厚より
薄くした半導体装置の製造方法に於いて、上記ポリシリ
コン膜間を分離するポリシリコン酸化膜形成のための第
１の選択酸化工程と、上記高抵抗部薄膜化のための第２
の選択酸化工程とを設けたことを特徴とする、半導体装
置の製造方法。 - （３）第２の選択酸化工程によって高抵抗部上に形成さ
れたポリシリコン酸化膜をマスクにして、低抵抗部形成
のための不純物イオン注入又は不純物熱拡散を行うこと
を特徴とする、特許請求の範囲第（２）項に記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17676985A JPS6235555A (ja) | 1985-08-08 | 1985-08-08 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17676985A JPS6235555A (ja) | 1985-08-08 | 1985-08-08 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6235555A true JPS6235555A (ja) | 1987-02-16 |
Family
ID=16019501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17676985A Pending JPS6235555A (ja) | 1985-08-08 | 1985-08-08 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6235555A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6413841B1 (en) | 1998-10-22 | 2002-07-02 | Nec Corporation | MOS type semiconductor device and manufacturing method thereof |
-
1985
- 1985-08-08 JP JP17676985A patent/JPS6235555A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6413841B1 (en) | 1998-10-22 | 2002-07-02 | Nec Corporation | MOS type semiconductor device and manufacturing method thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5878466A (ja) | 低容量電界効果型トランジスタ | |
| JPS6235555A (ja) | 半導体装置及びその製造方法 | |
| US5739059A (en) | Method of forming a semiconductor device having high and low resistance polysilicon | |
| JPS6336142B2 (ja) | ||
| JPS603157A (ja) | 半導体装置の製造方法 | |
| JPS6235554A (ja) | 半導体装置及びその製造方法 | |
| JPH0278270A (ja) | 半導体記憶装置及びその製造方法 | |
| JPS6010662A (ja) | 半導体記憶装置 | |
| JPH01260857A (ja) | 半導体素子およびその製造方法 | |
| JPH01181469A (ja) | 半導体装置およびその製造方法 | |
| JPS6154661A (ja) | 半導体装置の製造方法 | |
| JPH04338650A (ja) | 半導体装置の製造方法 | |
| JPS6318642A (ja) | 半導体装置の製造方法 | |
| JPH09219494A (ja) | 半導体装置およびその製造方法 | |
| JPS60245159A (ja) | 半導体装置の製造方法 | |
| JPS6336143B2 (ja) | ||
| JPH0277161A (ja) | 半導体装置及びその製造方法 | |
| JPS62190879A (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JPH073859B2 (ja) | 半導体記憶装置の製造方法 | |
| JPH0350863A (ja) | 半導体集積回路の製造方法 | |
| JPH03155155A (ja) | Ｍｉｓ容量素子を組込んだ半導体集積回路の製造方法 | |
| JPH02159041A (ja) | 半導体装置の製造方法 | |
| JPS62131564A (ja) | メモリ装置の製造方法 | |
| JPH02305467A (ja) | 半導体集積回路の製造方法 | |
| JPH11233739A (ja) | 導電膜の形成方法及びこれを備えた半導体記憶装置の製造方法 |