JPH05158691A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】 【目的】 各ステージの１サイクルに要する時間を短く
し、動作周波数の向上を図る。 【構成】 ２つの演算装置６５−１，６５−２を設け、
カウンタ７１の出力によって各サイクル毎にゲート７３
〜７８を開，閉動作させてこの演算装置６５−１と６５
−２の入，出力を交互に制御する。これにより、２つの
演算装置６５−１と６５−２が命令毎に交互に使用され
て１サイクルに要する時間を短くするこができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、命令を解読（デコー
ド）して演算処理等を行うマイクロプロセッサ、特にそ
の演算方式に関するものである。

【０００２】

【従来の技術】図２は、従来のマイクロプロセッサシス
テムの概略の構成図である。このマイクロプロセッサシ
ステムでは、命令メモリ１０に格納された命令群から、
アドレスバス１１上のアドレスによって示される命令を
命令バス１２を通してマイクロプロセッサ２０に取り込
み、その命令に従って処理を実行していく。マイクロプ
ロセッサ２０は、データバス３１及び制御バス３２等を
介して図示しないデータメモリや入出力ポート等に接続
されている。

【０００３】図３は、図２中のマイクロプロセッサ２０
の概略の機能ブロック図である。このマイクロプロセッ
サ２０は、クロック信号の１周期であるサイクル（これ
をステートという）に同期して命令メモリ１０から命令
を取り出し、その命令をデコードしてマイクロプロセッ
サ全体の動作を制御する制御部２１を有している。制御
部２１は、命令メモリ１０から取り出した（フェッチし
た）命令を保持する命令レジスタ２２、及び該命令をデ
コードしてプロセッサ全体の動作を制御するための各種
の制御信号Ｓ２３−１〜Ｓ２３−４を発生するデコーダ
２３を有している。デコーダ２３には、制御線を介して
アドレス発生器２４が接続されている。また、内部のデ
ータバス２５ａ〜２５ｃには、データを保持するレジス
タ回路２６及び演算装置２７が接続され、それらのレジ
スタ回路２６及び演算装置２７が制御信号Ｓ２３−１〜
Ｓ２３−３によって制御されるようになっている。

【０００４】この種のマイクロプロセッサ２０におい
て、命令バス１２を介して命令レジスタ２２にフェッチ
された命令メモリ１０からの命令は、デコーダ２３によ
ってデコードされ、該デコーダ２３から各種の制御号Ｓ
２３−１〜Ｓ２３−４が出力される。アドレス発生器２
４では、制御信号Ｓ２３−４により、次アドレスを生成
し、アドレスバス１１を介して命令メモリ１０に次の命
令のアドレスを供給する。

【０００５】デコーダ２３は、レジスタ回路２６に対し
てデータバス２５ａに出力すべきデータが格納されてい
るアドレスと、データバス２５ｂに出力すべきデータが
格納されているアドレスとを、制御信号Ｓ２３−１の形
で該レジスタ回路２６へ伝える。すると、レジスタ回路
２６は、制御信号Ｓ２３−１に従ってデータバス２５ａ
と２５ｂに必要なデータを出力する。これらのデータバ
ス２５ａ，２５ｂ上のデータは、演算装置２７により、
制御信号Ｓ２３−３の指示に従い、算術演算または論理
演算等の演算を施された後、その演算結果がデータバス
２５ｃに出力される。データバス２５ｃ上のデータは、
制御信号Ｓ２３−２で指示されたレジスタ回路２６内の
いずれかのアドレスに書込まれる。

【０００６】これら一連の動作を図４に示す。図４は図
３の動作説明図であり、各命令１〜４がステージＦ，
Ｄ，Ｅの３つでそれぞれ構成されている。各ステージ
Ｆ，Ｄ，Ｅは、クロック信号の１周期であるサイクルに
相当する。

【０００７】ステージＦは、フェッチサイクルであり、
命令レジスタ２２からデコーダ２３を介し、アドレス発
生器２４により、アドレスが決定され、アドレスバス１
１からアドレスを出力し、図２の命令メモリ１０から命
令バス１２を経て該命令レジスタ２２に命令を書込むま
でをいう。ステージＤはデコードサイクルであり、命令
レジスタ２２の命令をデコーダ２３でデコードし、制御
信号Ｓ２３−１〜Ｓ２３−３を出力するまでをいう。ス
テージＥは実行サイクルであり、デコーダ２３から出力
された制御信号Ｓ２３−１〜Ｓ２３−３に従って、レジ
スタ回路２６内の２つのデータを演算装置２７によって
演算し、再び該レジスタ回路２６に書込むことをいう。

【０００８】各命令１〜４は３つのステージ（３サイク
ル）Ｆ，Ｄ，Ｅをそれぞれ必要とするが、命令毎の各ス
テージＦ，Ｄ，Ｅが並行して行われるため、各命令が見
かけ上１サイクルで実行していることになる。

【０００９】

【発明が解決しようとする課題】しかしながら、上記構
成のマイクロプロセッサでは、各命令のステージＦ，
Ｄ，Ｅが並列で行われ、見かけ上、１サイクルで実行す
ることによって動作速度の高速化を図っているが、最も
時間の有するステージＥにステージＦ，Ｄを合わせなけ
ればならない。そのため、ステージＦ，ＤはステージＥ
に合わせた時間を必要とし、サイクルの時間が長くな
り、その結果、動作周波数が低くなってしまうという問
題があり、それを解決することが困難であった。

【００１０】本発明は、前記従来技術が持っていた課題
として、動作周波数の低下の点について解決したマイク
ロプロセッサを提供するものである。

【００１１】

【課題を解決するための手段】前記課題を解決するため
に、第１の発明は、クロック信号の１周期であるサイク
ルに同期して命令を取り出し、その命令を解読してマイ
クロプロセッサ全体の動作を制御するための各種の制御
信号を発生する制御部と、前記制御信号に基づき次に読
み出すべき前記命令のアドレスを発生するアドレス発生
器と、データバスに接続され前記制御信号に基づいてデ
ータを格納するレジスタ回路とを備え、前レジスタ回路
内のデータの演算処理を行ってその演算処理結果を該レ
ジスタ回路に格納する演算機能を有するマイクロプロセ
ッサにおいて、次のような手段を設けている。

【００１２】即ち、この第１の発明では、前記データバ
スにゲートを介して接続され前記制御信号に基づき前記
レジスタ回路内のデータの演算処理を行う第１及び第２
の演算装置と、前記サイクル毎に前記ゲートを開，閉動
作させて前記第１と第２の演算装置の入，出力を交互に
制御する切換制御手段とを、設けている。

【００１３】第２の発明では、第１の発明の第１と第２
の演算装置を同一機能を有する演算装置で構成してい
る。

【００１４】

【作用】第１の発明によれば、以上のようにマイクロプ
ロセッサを構成したので、切換制御手段は各サイクル毎
にゲートを開，閉動作させる。すると、第１または第２
の演算装置の入，出力が交互に行われ、それらの第１，
第２の演算装置を用いた実行サイクルとは別個に、フェ
ッチサイクルやデコードサイクルのステージのサイクル
タイムを、最適な時間に短縮することが可能となる。

【００１５】第２の発明では、第１と第２の演算装置を
同一機能の装置で構成したので、それらを交互に使用す
るための制御の簡単化が図れる。従って、前記課題を解
決できるのである。

【００１６】

【実施例】図１は、本発明の一実施例を示すマイクロプ
ロセッサの概略の機能ブロック図である。このマイクロ
プロセッサ４０は、アドレスバス１１及び命令バス１２
を介して図２の命令メモリ１０に接続されるもので、該
命令バス１２には制御部５０、及びアドレスバス１１に
はアドレス発生器６２がそれぞれ接続されている。制御
部５０は、クロック信号の１周期であるサイクルに同期
して命令メモリ１０から命令を取り出し、その命令をデ
コードして各種の制御信号を発生する機能を有し、命令
を一時保持する命令レジスタ５１、及び該命令をデコー
ドしてプロセッサ全体の動作を制御するための制御信号
Ｓ５２−１〜Ｓ５２−４を出力するデコーダ５２を有し
ている。制御信号Ｓ５２−１には、該制御信号のタイミ
ング調整をして制御信号Ｓ６１を出力するフリップフロ
ップ（以下、ＦＦという）６１が接続されている。制御
信号Ｓ５２−４には、プログラムカウンタ等で構成され
るアドレス発生器６２が接続され、その出力側がアドレ
スバス１１を介して図２の命令メモリ１０に接続されて
いる。

【００１７】マイクロプロセッサ４０にはデータバス６
３ａ〜６３ｃが設けられ、それらにデータ保持用のレジ
スタ回路６４が接続されると共に、同一機能を有する２
つの演算装置６５−１，６５−２が接続されている。各
演算装置６５−１，６５−２は、データの算術演算や論
理演算を行う算術論理ユニット（ＡＬＵ）等で構成され
ており、一方の演算装置６５−１が、入力用ゲート７
３，７４を介してデータバス６３ａ，６３ｂに接続され
ると共に、出力用ゲート７５を介してデータバス６３ｃ
に接続されている。他方の演算装置６５−２は、入力用
ゲート７６，７７を介してデータバス６３ａ，６３ｂに
接続されると共に、出力用ゲート７８を介してデータバ
ス６３ｃに接続されている。これらのゲート７３〜７８
は、切換制御手段によって開，閉動作が行われて第１と
第２の演算装置６５−１，６５−２の入，出力が交互に
制御されるようになっている。

【００１８】切換制御手段は、例えば、１サイクル毎に
カウントアップして出力許可信号Ｓ７１を出力する１ビ
ットカウンタ７１と、該出力許可信号Ｓ７１を反転して
反転出力許可信号Ｓ７２を出力するインバータ７２とで
構成され、その出力許可信号Ｓ７１によってゲート７
４，７３，７８が開き、該反転出力許可信号Ｓ７２によ
ってゲート７５，７６，７７が開くようになっている。

【００１９】次に、動作を説明する。図２の命令メモリ
１０から命令バス１２を介して命令レジスタ５１にフェ
ッチされた命令は、デコーダ５２によってデコードさ
れ、各種の制御信号Ｓ５２−１〜Ｓ５２−４が出力され
る。アドレス発生器６２では、制御信号Ｓ５２−４に基
づき、次アドレスを生成し、アドレスバス１１を介して
図２の命令メモリ１０に次の命令のアドレスを供給す
る。

【００２０】レジスタ回路６４では、データバス６３ａ
と６３ｂへ出力すべきデータのアドレスが制御信号Ｓ５
２−２で指示され、その指示されたデータをデータバス
６３ａ，６３ｂへ出力する。カウンタ７１の初期値が
“１”であるとすれば、該カウンタ７１から出力される
出力許可信号Ｓ７１によって演算装置６５−１側の入力
用ゲート７３，７４が開き、データバス６３ａ，６３ｂ
上のデータが演算装置６５−１に入力される。

【００２１】次のサイクルでは、デコーダ５２から出力
される制御信号Ｓ５２−２によってレジスタ回路６４の
アドレスが指示され、その指示されたアドレスのデータ
がデータバス６３ａ，６３ｂへ出力される。このサイク
ルではカウンタ７１がカウントアップされて“０”にな
るため、該カウンタ７１の出力許可信号Ｓ７１がインバ
ータ７２で反転された反転出力許可信号Ｓ７２により、
演算装置６５−２側の入力用ゲート７６，７７が開き、
データバス６３ａ，６３ｂ上のデータが該演算装置６５
−２に入力され、デコーダ５２からの制御信号Ｓ５２−
３に基づき演算処理を行う。このとき、前のサイクル
で、演算装置６５−１によって演算が終了し、反転出力
許可信号Ｓ７２により演算装置６５−１側の出力用ゲー
ト７５が開き、該演算装置６５−１から演算後のデータ
がデータバス６３ｃへ出力される。デコーダ５２から制
御信号Ｓ５２−１の形で出力されたレジスタ回路６４の
書込みアドレスは、ＦＦ６１でタイミング調整されて制
御信号（書込みアドレス）Ｓ６１となり、その制御信号
６１で指示されたレジスタ回路６４内に、データバス６
３ｃ上のデータが書込まれる。

【００２２】さらに、次のサイクルでは、カウンタ７１
がカウントアップして“１”となり、該カウンタ７１か
ら出力される制御信号Ｓ７１によって演算装置６５−１
側の入力用ゲート７３，７４及び演算装置６５−２側の
出力用ゲート７８が開く。デコーダ５２から制御信号Ｓ
５２−２の形で出力されたアドレスにより、レジスタ回
路６４内のデータがデータバス６３ａ，６３ｂへ出力さ
れ、ゲート７３，７４を介して該演算装置６５−１に入
力される。このとき、前のサイクルの演算装置６５−２
で行われていた演算が終了し、その演算結果がゲート７
８を介してデータバス６３ｃへ出力され、ＦＦ６１から
出力される制御信号（書込みアドレス）Ｓ６１に基づ
き、該データバス６３ｃ上のデータがレジスタ回路６４
に書込まれる。

【００２３】これら一連の動作を図５に示す。図５は図
１の動作説明図であり、各命令１〜４は、ステージＦ
と、ステージＤと、ステージＥ６５−１またはＥ６５−
２とで、構成されている。

【００２４】ステージＦはフェッチサイクルであり、命
令レジスタ５１からデコーダ５２を介し、アドレス発生
器６２により、アドレスが決定され、アドレスバス１１
からアドレスを出力し、図２の命令メモリ１０から命令
バス１２を経て、命令レジスタ５１に命令を書込むまで
をいう。ステージＤは、デコードサイクルであり、命令
レジスタ５１の命令をデコーダ５２でデコードし、制御
信号Ｓ５２−１〜Ｓ５２−３を出力するまでをいう。ス
テージＥ６５−１は演算装置６５−１を用いた実行サイ
クル、ステージＥ６５−２は演算装置６５−２を用いた
実行サイクルである。これらのステージＥ６５−１また
はＥ６５−２は、デコーダ５２から出力された制御信号
Ｓ５２−１〜Ｓ５２−３に基づき、レジスタ回路６４内
の２つのデータを演算装置６５−１または６５−２によ
って演算し、その演算結果を再びレジスタ回路６４に書
込むことをいう。

【００２５】各命令１〜４は、終了までに４ステージ
（４サイクル）を必要とするが、演算装置６５−１と６
５−２とを交互に用いることにより、ステージＦ，Ｄの
サイクルタイムを最適な時間に短縮し、結果として１サ
イクルに要する時間が短くなる。

【００２６】このように、本実施例では２つの演算装置
６５−１，６５−２を設け、１ビットカウンタ７１、イ
ンバータ７２、及びゲート７３〜７８により、その２つ
の演算装置６５−１と６５−２を交互に使用するように
したので、１サイクルに要する時間を短くでき、それに
よって動作周波数を向上できる。また、演算装置６５−
１と６５−２を同一機能の装置で構成したので、それら
を交互に使用するための制御が簡単になる。

【００２７】なお、本発明は上記実施例に限定されず、
例えば、演算装置６５−１と６５−２を異なる機能の装
置で構成したり、その演算装置を３つ以上設けたり、１
ビットカウンタ７１をフラグ等を用いて切換制御手段を
他の回路構成にしたり、あるいはマイクロプロセッサ４
０内に他の機能ブロックを付加する等、種々の変形が可
能である。

【００２８】

【発明の効果】以上詳細に説明したように、第１の発明
によれば、第１及び第２の演算装置を設け、それらを切
換制御手段によって交互に使用するようにしたので、１
サイクルに要するサイクル時間を短くでき、それによっ
て動作周波数の向上が期待できる。

【００２９】第２の発明によれば、第１と第２の演算装
置を同一機能の装置で構成したので、それらを交互に使
用するための制御が簡単になる。

【図面の簡単な説明】

【図１】本発明の実施例を示すマイクロプロセッサの概
略の機能ブロック図である。

【図２】従来のマイクロプロセッサシステムの構成ブロ
ック図である。

【図３】図２中のマイクロプロセッサの概略の機能ブロ
ック図である。

【図４】図３の動作説明図である。

【図５】図１の動作説明図である。

【符号の説明】

４０ マイクロプロセッサ ５０ 制御部 ５１ 命令レジスタ ５２ デコーダ ６２ アドレス発生器 ６３ａ，６３ｂ，６３ｃ データバス ６４ レジスタ回路 ６５−１，６５−２ 第１，第２の演算装置

Claims (2)

【特許請求の範囲】
1. 【請求項１】 クロック信号の１周期であるサイクルに
   同期して命令を取り出し、その命令を解読してマイクロ
   プロセッサ全体の動作を制御するための各種の制御信号
   を発生する制御部と、前記制御信号に基づき次に読み出
   すべき前記命令のアドレスを発生するアドレス発生器
   と、データバスに接続され前記制御信号に基づいてデー
   タを格納するレジスタ回路とを備え、前記レジスタ回路
   内のデータの演算処理を行ってその演算処理結果を該レ
   ジスタ回路に格納する演算機能を有するマイクロプロセ
   ッサにおいて、 前記データバスにゲートを介して接続され前記制御信号
   に基づき前記レジスタ回路内のデータの演算処理を行う
   第１及び第２の演算装置と、 前記サイクル毎に前記ゲートを開，閉動作させて前記第
   １と第２の演算装置の入，出力を交互に制御する切換制
   御手段とを、 設けたことを特徴とするマイクロプロセッサ。
2. 【請求項２】 請求項１記載のマイクロプロセッサにお
   いて、 前記第１と第２の演算装置は同一機能を有するマイクロ
   プロセッサ。