JPS6237761A - メモリ共有方式 - Google Patents
メモリ共有方式Info
- Publication number
- JPS6237761A JPS6237761A JP5035886A JP5035886A JPS6237761A JP S6237761 A JPS6237761 A JP S6237761A JP 5035886 A JP5035886 A JP 5035886A JP 5035886 A JP5035886 A JP 5035886A JP S6237761 A JPS6237761 A JP S6237761A
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- Japan
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- cpu
- time
- state
- time division
- memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、俵数個の処理装置と、その処理装置群に共有
される記憶装置とで構成されるデータ処理システムにお
いて、記憶装置を複数の処理装置で共存下゛るための方
式忙関する。
される記憶装置とで構成されるデータ処理システムにお
いて、記憶装置を複数の処理装置で共存下゛るための方
式忙関する。
従来の時分割メモリ共有方式の構成図を第１図に、また
従来方式の動作説明図を第２図に示す。
従来方式の動作説明図を第２図に示す。
第１図に示すよ５Ｋ、処理装置（以下ＣＰＵと略記する
）９１〜９４が共有メそり４に時分割制御部１０を介し
て接続されている。時分割制御部１０は、ＣＰＵ群とは
非同期にかつ独立して、共有メモリ４とのデータ投受を
計可する時間帯（以下ステートと略す）を順次各ＣＰＵ
９１〜９４へ割り当てている。従って早急にデータ授受
を行ないたいＣＰＵでも、自分のステートが来るまで他
のＣＰＵと同様に待たされてしまう欠点がある。
）９１〜９４が共有メそり４に時分割制御部１０を介し
て接続されている。時分割制御部１０は、ＣＰＵ群とは
非同期にかつ独立して、共有メモリ４とのデータ投受を
計可する時間帯（以下ステートと略す）を順次各ＣＰＵ
９１〜９４へ割り当てている。従って早急にデータ授受
を行ないたいＣＰＵでも、自分のステートが来るまで他
のＣＰＵと同様に待たされてしまう欠点がある。
例えば、第２図に示すよ５に、図示のタイミングでＣＰ
Ｕ９１内で共有メモリに対し６回の内部要求が発生して
も、時間Ｔ１内では３回しかデータ授受が行なえない。
Ｕ９１内で共有メモリに対し６回の内部要求が発生して
も、時間Ｔ１内では３回しかデータ授受が行なえない。
このため、リアルタイムで動作するＣＰＵ−５情報量の
多いＣＰＵ ＩＣは、この時分割メモリ共有方式が浄ン
クとなり、システム全体の処理能力低下の一因となるよ
うな欠点があった０ そこで本発明の目的は、従来方式の如上の欠点を解消す
べくなされたものであって、時分割メモリ共有方式でか
つ処理能力の高いデータ処理システムを提供することに
ある。
多いＣＰＵ ＩＣは、この時分割メモリ共有方式が浄ン
クとなり、システム全体の処理能力低下の一因となるよ
うな欠点があった０ そこで本発明の目的は、従来方式の如上の欠点を解消す
べくなされたものであって、時分割メモリ共有方式でか
つ処理能力の高いデータ処理システムを提供することに
ある。
本発明の特徴とするところは、ＣＰＵ ＃のうち１つ以
上の優先ＣＰＵをきめ、その優先ＣＰＵの動作に同期化
して共有メモリの時分割制御を行なうことＫより、優先
ＣＰＵよりデータ授受の要求があった場合に、次のステ
ートを互割的に優先ＣＰＵに割りあてるようにしたこと
にある。以下不う６明を図面をもちいて説明する。
上の優先ＣＰＵをきめ、その優先ＣＰＵの動作に同期化
して共有メモリの時分割制御を行なうことＫより、優先
ＣＰＵよりデータ授受の要求があった場合に、次のステ
ートを互割的に優先ＣＰＵに割りあてるようにしたこと
にある。以下不う６明を図面をもちいて説明する。
第６図は本発明による時分割メモリ共有方式の涼埋図で
ある。ＣＰＵ９１を優先ＣＰＵとして、その基本動作ク
ロックに同期してステートが順次ＣＰＵ９１〜９４へ割
り当てられる。また、ＣＰＵ９１からのアクセス要求を
挾知すると、次のステートをＣＰＵ９１へ割り伯てる機
ｎヒが時分割制御部５に内蔵された同期側＠回路５０に
設けられている。
ある。ＣＰＵ９１を優先ＣＰＵとして、その基本動作ク
ロックに同期してステートが順次ＣＰＵ９１〜９４へ割
り当てられる。また、ＣＰＵ９１からのアクセス要求を
挾知すると、次のステートをＣＰＵ９１へ割り伯てる機
ｎヒが時分割制御部５に内蔵された同期側＠回路５０に
設けられている。
第４図は、不発明の動作説明図である。時分割制御部５
がＣＰＵ９１に同期化されているため、時分割ステート
の変化点はＣＰＵ９１の内部要求発生時点と常に等しく
なる。時分割ステートの変化点は、各ＣＰＵ９１〜９４
からのアクセスへの交代可能時点であり、共有メモリ４
ＶＣはとのＣＰＵからのアクセスも許される。したがっ
て同期制御回路５０が次のステートを突然ＣＰＵ９１
Ｋ割り当てても、他のＣＰＵの動作に影響を与えない。
がＣＰＵ９１に同期化されているため、時分割ステート
の変化点はＣＰＵ９１の内部要求発生時点と常に等しく
なる。時分割ステートの変化点は、各ＣＰＵ９１〜９４
からのアクセスへの交代可能時点であり、共有メモリ４
ＶＣはとのＣＰＵからのアクセスも許される。したがっ
て同期制御回路５０が次のステートを突然ＣＰＵ９１
Ｋ割り当てても、他のＣＰＵの動作に影響を与えない。
このような本発明によれば、第４図にて、例えば図示の
タイミングで時間Ｔ１内に６回発生したＣＰＵ９１の内
部要求を、待ち時間なしですべて処理することが可能で
ある８ 次に本発明の一実施例を図面をもちいて詳細に説明する
。
タイミングで時間Ｔ１内に６回発生したＣＰＵ９１の内
部要求を、待ち時間なしですべて処理することが可能で
ある８ 次に本発明の一実施例を図面をもちいて詳細に説明する
。
第５図は本発明の一実施例のブロック図であり、回線に
て従続された端末を制御する端末制御装置を示す。共有
メモリ４にＣＰＵ１，２およびりフレッシュ回路３が時
分割制御部５を介して接続されている。、、ＣＰＵ１は
粟務管即用であり、ＣＰＵ１の専用メモリ７とディスク
装置８が接続され、ＣＰＵ１のプログラムは専用メモリ
７に格納されている。ＣＰＵ１は、通常、送信データの
作成、受信データの解析等を行なっており、端末への送
信データを専用メモリ７またはディスク装置８より共有
メモリ４へ転送したり、共有メモリ４へ格納されている
端末からの受信データを専用メモリ７またはディスク装
置８に転送する時以外は、共有メモリ４をアクセスしな
いため、ＣＰＵＩが共有メモリ４をアクセスする頻度は
きわめて小さい。従って共有メモリ４へのアクセスタイ
ムが多少長くなっても、装置全体への影響はほとんどな
いため、ＣＰＵＩは非優先ＣＰＵとしてあつかう。
て従続された端末を制御する端末制御装置を示す。共有
メモリ４にＣＰＵ１，２およびりフレッシュ回路３が時
分割制御部５を介して接続されている。、、ＣＰＵ１は
粟務管即用であり、ＣＰＵ１の専用メモリ７とディスク
装置８が接続され、ＣＰＵ１のプログラムは専用メモリ
７に格納されている。ＣＰＵ１は、通常、送信データの
作成、受信データの解析等を行なっており、端末への送
信データを専用メモリ７またはディスク装置８より共有
メモリ４へ転送したり、共有メモリ４へ格納されている
端末からの受信データを専用メモリ７またはディスク装
置８に転送する時以外は、共有メモリ４をアクセスしな
いため、ＣＰＵＩが共有メモリ４をアクセスする頻度は
きわめて小さい。従って共有メモリ４へのアクセスタイ
ムが多少長くなっても、装置全体への影響はほとんどな
いため、ＣＰＵＩは非優先ＣＰＵとしてあつかう。
ＣＰＵ２は回線制御用であり、回線制御部６が接続され
、共有メモリ４に格納されている送信データな回線を介
して端末に転送したり、端末からの受信データを共有メ
モリ４に格納するとともに、回線手順制御を行なうため
、リアルタイムな処理が要求される、また共有メモリ４
にＣＰＵ２のプログラム？格納しているため、ＣＰＵ２
が共有メモリ４をアクセスする頻度はきわめて大きい。
、共有メモリ４に格納されている送信データな回線を介
して端末に転送したり、端末からの受信データを共有メ
モリ４に格納するとともに、回線手順制御を行なうため
、リアルタイムな処理が要求される、また共有メモリ４
にＣＰＵ２のプログラム？格納しているため、ＣＰＵ２
が共有メモリ４をアクセスする頻度はきわめて大きい。
従ってＣＰＵ２を優先ＣＰＵとしてあつかう。
リフレッシュ回路３は、共有メモリ４がダイナミックＲ
ＡＭにて構成されているために必要となるものであり、
ＣＰＵ１ 、 ＣＰＵ２との競合を縫けるため、非優
先ＣＰＵとして時分割の対象とするウリフレッシュ回路
３のバスＩ＠３１はメモリリフレッシュに必要なアドレ
ス巌のみで構成されている。
ＡＭにて構成されているために必要となるものであり、
ＣＰＵ１ 、 ＣＰＵ２との競合を縫けるため、非優
先ＣＰＵとして時分割の対象とするウリフレッシュ回路
３のバスＩ＠３１はメモリリフレッシュに必要なアドレ
ス巌のみで構成されている。
ＣＰＵ１のバス線１１．ＣＰＵ２のバス線２１は、とも
にメモリアクセスに必要なアドレス線、データ線および
コントロー＃線（メモリライト、メモリリードを制御す
るための森）等で構成されている。非優先ＣＰＵである
ＣＰＵ１のバス線１１にはさらに時分割制御部５から送
出されるアクセスウェイト婦（図示せず）が追加されて
いる。
にメモリアクセスに必要なアドレス線、データ線および
コントロー＃線（メモリライト、メモリリードを制御す
るための森）等で構成されている。非優先ＣＰＵである
ＣＰＵ１のバス線１１にはさらに時分割制御部５から送
出されるアクセスウェイト婦（図示せず）が追加されて
いる。
アクセスウェイト巌はＣＰＵ１より共有メモリ４に対し
てアクセス要求があった場合に°１゛となリ、 ＣＰＵ
ＩのステートでＣＰＵ１からのアクセスが実行されると
°０°になる７これが°１°の間は、ＣＰＵ１はアクセ
ス要求を出したまま待たされる。
てアクセス要求があった場合に°１゛となリ、 ＣＰＵ
ＩのステートでＣＰＵ１からのアクセスが実行されると
°０°になる７これが°１°の間は、ＣＰＵ１はアクセ
ス要求を出したまま待たされる。
従ってＣＰＵ１からは、その間共有メモリ４へのアクセ
スを行なっているようにみえ、共有メモリ４をアクセス
タイムの遅い記憶装置と認識する。
スを行なっているようにみえ、共有メモリ４をアクセス
タイムの遅い記憶装置と認識する。
なお、従来方式の時分割メモリ共有方式では、共有メモ
リをアクセスするすべてのＣＰＵに対し。
リをアクセスするすべてのＣＰＵに対し。
各々このアクセスウェイト線による制御が必要であった
。
。
時分割制御部５はＣＰＵ２のバス線２１．ＣＰＵ１のバ
スｉ１１．リフレッシュ回路３のバス線３１の順序で１
ステ一ト単位に各バス線を共有メモリバス疎４１に接続
する。
スｉ１１．リフレッシュ回路３のバス線３１の順序で１
ステ一ト単位に各バス線を共有メモリバス疎４１に接続
する。
第６図は第５図におげろ時分割制御部５のブロック図を
示し、第７図は第６図のタイムチャートである。第６図
において、時分割制御部は同期制御回路５０と時分割ス
テート発生部５８とウェイト制御部６０とを含む。同期
制御回１Ｉ５ｓ。
示し、第７図は第６図のタイムチャートである。第６図
において、時分割制御部は同期制御回路５０と時分割ス
テート発生部５８とウェイト制御部６０とを含む。同期
制御回１Ｉ５ｓ。
Ｋは、優先ＣＰＵであるＣＰＵ２の基本動作時間を決定
する基本動作ブロック５１が入力されて〜・る。
する基本動作ブロック５１が入力されて〜・る。
時分割動作抑止回路５２は、電源投入時、基本動作クロ
ック５１が安定するまで同期制御回路５０の動作を押止
するためのもので、安定後、基本動作クロック５１の変
化点で抑止を解除する。これ釦より２段の７リツプフロ
ツプＦＦ１，２とナントゲート５０１より成る分周回路
が動作を始め、発振器５９の出力５３０周波数を１／４
に分周するこの分周回路からは、基本動作クロック５１
に同期して、互い九位相が９０度ずれたメモリアクセス
信号５４とステート切替信号５５が出力される。
ック５１が安定するまで同期制御回路５０の動作を押止
するためのもので、安定後、基本動作クロック５１の変
化点で抑止を解除する。これ釦より２段の７リツプフロ
ツプＦＦ１，２とナントゲート５０１より成る分周回路
が動作を始め、発振器５９の出力５３０周波数を１／４
に分周するこの分周回路からは、基本動作クロック５１
に同期して、互い九位相が９０度ずれたメモリアクセス
信号５４とステート切替信号５５が出力される。
メモリアクセス信号５４７’！、、“１“の間共有メモ
リ４へのアクセスを許可にすることを示しておりコント
ロール組に与えられるＣＰ［Ｊからの制御信号と本メモ
リアクセス信号５４とで共有メモリ４への簀込み、読出
し動作が行なわれるうウェイト制御部６０はフリップフ
ロップＦＦ６とアンドゲート５０４とで構成され、非優
先ＣＰＵからアクセス要求があった場合、そのＣＰＵの
ステートまでアクセスを待たせる制御を行なっている。
リ４へのアクセスを許可にすることを示しておりコント
ロール組に与えられるＣＰ［Ｊからの制御信号と本メモ
リアクセス信号５４とで共有メモリ４への簀込み、読出
し動作が行なわれるうウェイト制御部６０はフリップフ
ロップＦＦ６とアンドゲート５０４とで構成され、非優
先ＣＰＵからアクセス要求があった場合、そのＣＰＵの
ステートまでアクセスを待たせる制御を行なっている。
すなわちＣＰＵ１より共有メモリ４ヘアクセス要求信号
１１０が発生すると、インバータ５０５を介して、フリ
ップ７０ツブＦ、Ｆ６がセットされ、ＣＰＵ１のアクセ
スウェイト線１１１が°１“となり、この間、ＣＰＵ１
はアドレス線、データ線、コントロール線忙信号を出し
たまま、アクセスウェイト線が加°になるのを待つ。Ｃ
ＰＵ１ステートでメモリアクセス信号５４が°１＃とな
ると、アントゲ−） ５０４がオンして、アクセス終了
時フリップ７０ツブＦ’、Ｆ’６をリセットする。この
時、アクセスウェイト線１１１は°０”になる。
１１０が発生すると、インバータ５０５を介して、フリ
ップ７０ツブＦ、Ｆ６がセットされ、ＣＰＵ１のアクセ
スウェイト線１１１が°１“となり、この間、ＣＰＵ１
はアドレス線、データ線、コントロール線忙信号を出し
たまま、アクセスウェイト線が加°になるのを待つ。Ｃ
ＰＵ１ステートでメモリアクセス信号５４が°１＃とな
ると、アントゲ−） ５０４がオンして、アクセス終了
時フリップ７０ツブＦ’、Ｆ’６をリセットする。この
時、アクセスウェイト線１１１は°０”になる。
時分割ステート発生部５８は７リツプフロツカＦ、Ｆ
ｓ〜５とアントゲ−） １２．２２．３２とで構成され
、同期制御回路５０からの信号により その動作が制御
される。すなわち、時分割ステート発生部５８ではステ
ート切替信号５５がＣＰＵ２の基本動作時間の間隔で発
生するため、基本動作クロック５１ Ｋ同期して、フリ
ップフロップＦ、？３〜５が１唄次セットされる。７リ
ツプ７０ツブＦ、Ｆ ｓ〜５の各々の出力はそれぞれア
ンドゲート１２．２２．３２の一方の入力となる一ＣＰ
Ｕ１のバス１ｍ １１． ＣＰＵ２のバス線２１及びリ
フレッシュバス線３１からの信号はそれぞれアンドゲー
ト１２、２２．５２の他方の入力となる。アンドゲート
１２、２２．３２の出力は共有メモリバス線４１を介し
て共有メモリに入力される。従ってＣＰＵ２ステート、
ＣＰＵ１ステート、リフレッシュステートの順序で繰り
返し時分割ステートが発生する。
ｓ〜５とアントゲ−） １２．２２．３２とで構成され
、同期制御回路５０からの信号により その動作が制御
される。すなわち、時分割ステート発生部５８ではステ
ート切替信号５５がＣＰＵ２の基本動作時間の間隔で発
生するため、基本動作クロック５１ Ｋ同期して、フリ
ップフロップＦ、？３〜５が１唄次セットされる。７リ
ツプ７０ツブＦ、Ｆ ｓ〜５の各々の出力はそれぞれア
ンドゲート１２．２２．３２の一方の入力となる一ＣＰ
Ｕ１のバス１ｍ １１． ＣＰＵ２のバス線２１及びリ
フレッシュバス線３１からの信号はそれぞれアンドゲー
ト１２、２２．５２の他方の入力となる。アンドゲート
１２、２２．３２の出力は共有メモリバス線４１を介し
て共有メモリに入力される。従ってＣＰＵ２ステート、
ＣＰＵ１ステート、リフレッシュステートの順序で繰り
返し時分割ステートが発生する。
現時点のステートでのメモリアクセスが終了した時点で
は、メモリアクセス信号５４及びステート切替信号５５
が°０°になっており、ナントゲート５０２からは信号
が出力されている。この状態でＣＰＵ２より共有メモリ
へのアクセス要求信号５６が出力されると、発振器出力
５３の°１′の時点でアンドゲート５０３からステート
５’ｆｆｌ制切替信号５７が出力される。このステート
強制切替信号５７により時分割ステート発生部５８の７
リツプ７０ツブＦ、Ｆ３〜５がリセットされ、一旦リフ
レッシュステートになる。（このリフレッシュステート
の間メモリアクセス信号５４が°０“のままであるので
、実際のりフレッシュ動作は行なわれない）′ これに
より次のステートは自＃Ｉ釣にＣＰＵ２ステートになり
、ＣＰＵ２を待たせることなく、共有メモリとのデータ
授受を行なうことができる。従ってＣＰＵ２は共有メモ
リを専用メモリとして、待ち時間を意識することなく自
由にアクセスできることになる。
は、メモリアクセス信号５４及びステート切替信号５５
が°０°になっており、ナントゲート５０２からは信号
が出力されている。この状態でＣＰＵ２より共有メモリ
へのアクセス要求信号５６が出力されると、発振器出力
５３の°１′の時点でアンドゲート５０３からステート
５’ｆｆｌ制切替信号５７が出力される。このステート
強制切替信号５７により時分割ステート発生部５８の７
リツプ７０ツブＦ、Ｆ３〜５がリセットされ、一旦リフ
レッシュステートになる。（このリフレッシュステート
の間メモリアクセス信号５４が°０“のままであるので
、実際のりフレッシュ動作は行なわれない）′ これに
より次のステートは自＃Ｉ釣にＣＰＵ２ステートになり
、ＣＰＵ２を待たせることなく、共有メモリとのデータ
授受を行なうことができる。従ってＣＰＵ２は共有メモ
リを専用メモリとして、待ち時間を意識することなく自
由にアクセスできることになる。
上述のごとく本芙周例によれば、回埼制御用のＣＰＵ２
を汝先ＣＰＵとすることによって、時分′に１１制御特
有の待ち時間をなくし、共有メモリを専用メモリとして
回線のリアルタイム処理を行なえる効果がある。
を汝先ＣＰＵとすることによって、時分′に１１制御特
有の待ち時間をなくし、共有メモリを専用メモリとして
回線のリアルタイム処理を行なえる効果がある。
４−８明によれば、リアルタイムで動作する処理装置や
共有メモリとのデータ授受の頻度の高い処！！！装置を
漬元処理装置にすることにより、共有メモリとのデータ
授受を待ち時間なしに自己のアクセス時間内で行Ｔ；う
ことができる。従って処理能力の高い装置またはシステ
ムを実現できる効果がある。
共有メモリとのデータ授受の頻度の高い処！！！装置を
漬元処理装置にすることにより、共有メモリとのデータ
授受を待ち時間なしに自己のアクセス時間内で行Ｔ；う
ことができる。従って処理能力の高い装置またはシステ
ムを実現できる効果がある。
第１図は従来技術による時分馴」メモリ共有方式の構成
図、第２図は従来方式の動作説明図、第３図は本発明に
よる時分割メモリ共有方式の原理図、第４図は本発明の
動作説明図、第５ｂ゛」は不発明の一実月例のブロック
図、第６図は第５図における時分割？！ｌＩ御部のブロ
ック図、第７図は第６図のタイムチャートである。 １．２．９１〜９４・・・処理装置（ＣＰＵ）５・・・
リフレッシュ回路 ４・・・共有メモリ ５・・・時分割制御部 ６・・・回線制御部 ７・・・専用メモリ ８・・・ディスク装置 １１．２１．３１・・・バス巌 １２．２２，３２，５０３，５０４・・・アンドゲート
４１・・・共有メモリバス祢 ５０・・・同期側−回路 ５２・・・時分割動作抑止回路 ５８・・・時分割ステート発生部 ５９ ・・・発ｌ云器 ６０・・・ウェイト制御部 ５０１．５０２・・・ナントゲート ５０５＝・ ＦＦ１〜６＝−７ＩＪ ｙプ７ｏ７プ 代理人弁理士 １１＼ １１１ も狗、・１オ１呂 第２口 ２？ ３ ｍ 第４口 トーーーーーーーーーーー巧ｒｉＴ＋ −一−−−−
−−−−−−−」第５口 譜よき
図、第２図は従来方式の動作説明図、第３図は本発明に
よる時分割メモリ共有方式の原理図、第４図は本発明の
動作説明図、第５ｂ゛」は不発明の一実月例のブロック
図、第６図は第５図における時分割？！ｌＩ御部のブロ
ック図、第７図は第６図のタイムチャートである。 １．２．９１〜９４・・・処理装置（ＣＰＵ）５・・・
リフレッシュ回路 ４・・・共有メモリ ５・・・時分割制御部 ６・・・回線制御部 ７・・・専用メモリ ８・・・ディスク装置 １１．２１．３１・・・バス巌 １２．２２，３２，５０３，５０４・・・アンドゲート
４１・・・共有メモリバス祢 ５０・・・同期側−回路 ５２・・・時分割動作抑止回路 ５８・・・時分割ステート発生部 ５９ ・・・発ｌ云器 ６０・・・ウェイト制御部 ５０１．５０２・・・ナントゲート ５０５＝・ ＦＦ１〜６＝−７ＩＪ ｙプ７ｏ７プ 代理人弁理士 １１＼ １１１ も狗、・１オ１呂 第２口 ２？ ３ ｍ 第４口 トーーーーーーーーーーー巧ｒｉＴ＋ −一−−−−
−−−−−−−」第５口 譜よき
Claims (1)
- 【特許請求の範囲】 １、処理装置群と、前記処理装置群に共有され前記処理
装置群のうちの少なくとも１以上の優先処理装置の基本
動作時間以内にデータ授受が可能な記憶装置とで構成さ
れるデータ処理システムにおいて、前記優先処理装置が
前記記憶装置とデータ授受を行なうとき前記優先処理装
置の動作と前記記憶装置の動作とを同期させるようにし
たことを特徴とするメモリ共有方式。 ２、特許請求の範囲第１項記載のメモリ共有方式におい
て、前記データ処理システムは回線にて接続された端末
を制御するための端末制御装置であり、前記優先処理装
置は回線制御部に接続されることを特徴とするデータ処
理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5035886A JPS6237761A (ja) | 1986-03-10 | 1986-03-10 | メモリ共有方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5035886A JPS6237761A (ja) | 1986-03-10 | 1986-03-10 | メモリ共有方式 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15626881A Division JPS5858667A (ja) | 1981-10-02 | 1981-10-02 | メモリ共有方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6237761A true JPS6237761A (ja) | 1987-02-18 |
| JPH0323941B2 JPH0323941B2 (ja) | 1991-04-02 |
Family
ID=12856670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5035886A Granted JPS6237761A (ja) | 1986-03-10 | 1986-03-10 | メモリ共有方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6237761A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51101427A (ja) * | 1975-03-04 | 1976-09-07 | Nippon Telegraph & Telephone |
-
1986
- 1986-03-10 JP JP5035886A patent/JPS6237761A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51101427A (ja) * | 1975-03-04 | 1976-09-07 | Nippon Telegraph & Telephone |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0323941B2 (ja) | 1991-04-02 |
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