JPS6237906B2 - - Google Patents
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- JPS6237906B2 JPS6237906B2 JP56120715A JP12071581A JPS6237906B2 JP S6237906 B2 JPS6237906 B2 JP S6237906B2 JP 56120715 A JP56120715 A JP 56120715A JP 12071581 A JP12071581 A JP 12071581A JP S6237906 B2 JPS6237906 B2 JP S6237906B2
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- Japan
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- semiconductor layer
- semiconductor
- layer
- forming
- laser
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/06—Arrangements for controlling the laser output parameters, e.g. by operating on the active medium
- H01S5/062—Arrangements for controlling the laser output parameters, e.g. by operating on the active medium by varying the potential of the electrodes
- H01S5/06203—Transistor-type lasers
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- Optics & Photonics (AREA)
- Junction Field-Effect Transistors (AREA)
- Semiconductor Lasers (AREA)
Description
【発明の詳細な説明】
本発明は半導体レーザ素子の変調を高いインピ
ーダンスの入力端子を介して直接行ない得る新規
な構造を持つた半導体発光素子の製造方法に関す
る。
ーダンスの入力端子を介して直接行ない得る新規
な構造を持つた半導体発光素子の製造方法に関す
る。
一般に半導体レーザ装置の変調は10〜100mA
の電流パルスを直接レーザ装置に印加して行なつ
ている。本発明は半導体レーザ素子の一方の電極
に電界効果型トランジスタ部（以下、FET部と
略称する。）を接続し、且これがモノリシツクに
形成されてなる半導体発光素子の製造方法であ
る。
の電流パルスを直接レーザ装置に印加して行なつ
ている。本発明は半導体レーザ素子の一方の電極
に電界効果型トランジスタ部（以下、FET部と
略称する。）を接続し、且これがモノリシツクに
形成されてなる半導体発光素子の製造方法であ
る。
第１図に代表的な本発明の半導体発光素子の断
面図を示す。レーザ光の進行方向に垂直な断面を
示す。
面図を示す。レーザ光の進行方向に垂直な断面を
示す。
成長用半導体基板１の上部に、半導体レーザ素
子を構成する第１、第２、第３、第４、および第
５の半導体層２，３，４，５，６を積載して半導
体レーザ部を構成し、更に第５の半導体層上に設
けられた第６の半導体層内に、前記半導体レーザ
部に並置してFETが構成される。
子を構成する第１、第２、第３、第４、および第
５の半導体層２，３，４，５，６を積載して半導
体レーザ部を構成し、更に第５の半導体層上に設
けられた第６の半導体層内に、前記半導体レーザ
部に並置してFETが構成される。
第１の半導体層２は高比抵抗層である。第２の
半導体層３は半導体レーザ素子の第１のクラツド
層、第３の半導体層４は活性層、第４の半導体層
５は第２のクラツド層となる。当然、第２および
第４の半導体層は第３の半導体層に比較し相対的
に屈折率が小さい。そして互いに反対導電型を有
する。更に第２および第４の半導体層は禁制帯幅
が第３の半導体層と比較し相対的に大なる半導体
層となつている。
半導体層３は半導体レーザ素子の第１のクラツド
層、第３の半導体層４は活性層、第４の半導体層
５は第２のクラツド層となる。当然、第２および
第４の半導体層は第３の半導体層に比較し相対的
に屈折率が小さい。そして互いに反対導電型を有
する。更に第２および第４の半導体層は禁制帯幅
が第３の半導体層と比較し相対的に大なる半導体
層となつている。
第５の半導体層６は高比抵抗層である。
８は不純物領域でチヤネル領域を構成する。
９，９′および１０は島状不純物領域で、各々は
ソース、ドレインおよび半導体レーザへの電流通
路を構成している。
９，９′および１０は島状不純物領域で、各々は
ソース、ドレインおよび半導体レーザへの電流通
路を構成している。
１４および１７は各々、半導体レーザ素子のｐ
側電極およびｎ側電極である。１３，１２、およ
び１１は各々FETのドレイン電極、ゲート電
極、およびソース電極である。この場合、１４，
１３，１１および１７はオーム性電極、１２はシ
ヨツトキ電極である。
側電極およびｎ側電極である。１３，１２、およ
び１１は各々FETのドレイン電極、ゲート電
極、およびソース電極である。この場合、１４，
１３，１１および１７はオーム性電極、１２はシ
ヨツトキ電極である。
金属電極１４は半導体レーザ素子の電極である
が、FETのドレイン電極１３に短絡されてい
る。
が、FETのドレイン電極１３に短絡されてい
る。
レーザ光の進行方向に直角な断面は、たとえば
劈開によつて反射面が形成され、光共振器が構成
されている。
劈開によつて反射面が形成され、光共振器が構成
されている。
以上の様な構成の半導体発光素子を電極１１と
１７との間に電圧を印加することによりレーザ発
振を行なわせることが出来る。この構成の等価回
路の例は第２図の通りである。第２図中の番号は
第１図の番号の部位に対応する。Ｓ，Ｄ，Ｇは各
各FETのソース、ドレイン、ゲートに対応す
る。従つて、ゲート電極１２に制御用の電圧を印
加することによつて半導体レーザの発振を制御す
ることが出来る。又、半導体層の導電型を逆のも
のを用いて半導体発光装置を構成しても勿論良
い。当然価回路も逆極性となる。
１７との間に電圧を印加することによりレーザ発
振を行なわせることが出来る。この構成の等価回
路の例は第２図の通りである。第２図中の番号は
第１図の番号の部位に対応する。Ｓ，Ｄ，Ｇは各
各FETのソース、ドレイン、ゲートに対応す
る。従つて、ゲート電極１２に制御用の電圧を印
加することによつて半導体レーザの発振を制御す
ることが出来る。又、半導体層の導電型を逆のも
のを用いて半導体発光装置を構成しても勿論良
い。当然価回路も逆極性となる。
この様に制御用電極で半導体レーザ素子の発振
を制御出来る構造は次の如き利点を生み出す。
を制御出来る構造は次の如き利点を生み出す。
(1) 電圧パルスによつて光強度を変調することが
出来る。
出来る。
制御用電極は逆バイアスで用いるため電流はほ
とんど消費されない。このため、通常のシリコン
IC、たとえばTTL回路（transistor transistor
logic Circuit）の出力信号で、半導体レーザ素子
をON―OFFすることが可能である。
とんど消費されない。このため、通常のシリコン
IC、たとえばTTL回路（transistor transistor
logic Circuit）の出力信号で、半導体レーザ素子
をON―OFFすることが可能である。
(2) 高速度変調が可能である。
変調速度はFET部の応答速度と、レーザの変
調速度で決まり、1Gb／ｓ以上の変調速度が達成
出来る。
調速度で決まり、1Gb／ｓ以上の変調速度が達成
出来る。
更に本発明はレーザ発振部の電流を活性層に対
してｎ側とｐ側の両方で制限を付している。即ち
ひとつは第１の半導体層２を高比抵抗となし、開
孔１５を設けることである。他方は第５の半導体
層６を高比抵抗となし、電流通路を鳥状不純物領
域１０を設けることである。このためレーザ発振
部はレーザ発振を行なう部分のみ電流が流れ、レ
ーザ発振のしきい電流値が５〜20mA程度となし
得る。こうした手段がない場合に比して約１／10
程度となし得る。又温度特性も向上がはかれる。
してｎ側とｐ側の両方で制限を付している。即ち
ひとつは第１の半導体層２を高比抵抗となし、開
孔１５を設けることである。他方は第５の半導体
層６を高比抵抗となし、電流通路を鳥状不純物領
域１０を設けることである。このためレーザ発振
部はレーザ発振を行なう部分のみ電流が流れ、レ
ーザ発振のしきい電流値が５〜20mA程度となし
得る。こうした手段がない場合に比して約１／10
程度となし得る。又温度特性も向上がはかれる。
本発明の半導体発光素子を製造するに当り、イ
オン打込み法を用いて電流通路の島状不純物領域
およびFETのソース、ドレイン領域を形成する
ことが有用である。ひとつのマスクで両領域を形
成することによつて工程の簡略化および高精度の
位置決めを可能とする。
オン打込み法を用いて電流通路の島状不純物領域
およびFETのソース、ドレイン領域を形成する
ことが有用である。ひとつのマスクで両領域を形
成することによつて工程の簡略化および高精度の
位置決めを可能とする。
更に、高比抵抗層を用いた電流通路形成は寄生
容量の低減に極めて有用であり、前述した高速の
変調をより容易に実現出来るものである。
容量の低減に極めて有用であり、前述した高速の
変調をより容易に実現出来るものである。
以下、実施例に基づいて本発明を詳細に説明す
る。
る。
GaAs―GaAlAsで構成する場合、一般に各層
は下記の材料で選択される。半導体基板はGaAs
結晶、第１の半導体層はGa1―xAlxAs（０ｘ
0.7）、第２の半導体層はGa1―yAlyAs（0.2ｙ
0.7）、第３の半導体層はGa1―zAlzAs（０ｚ
0.3）、第４の半導体層はGa1―sAlsAss（0.2ｓ
0.7）、第５の半導体層はGa1―tAltAst（０ｔ
0.3）、（但しｚ＞ｙ、ｚ＞ｓ、ｔ＞ｓ）であ
る。
は下記の材料で選択される。半導体基板はGaAs
結晶、第１の半導体層はGa1―xAlxAs（０ｘ
0.7）、第２の半導体層はGa1―yAlyAs（0.2ｙ
0.7）、第３の半導体層はGa1―zAlzAs（０ｚ
0.3）、第４の半導体層はGa1―sAlsAss（0.2ｓ
0.7）、第５の半導体層はGa1―tAltAst（０ｔ
0.3）、（但しｚ＞ｙ、ｚ＞ｓ、ｔ＞ｓ）であ
る。
第３図から第６図は本発明の半導体発光素子の
製造工程の各ステツプを示す素子断面図である。
また前述の第１図はその完成図である。
製造工程の各ステツプを示す素子断面図である。
また前述の第１図はその完成図である。
（100）面を上面に持つｎ型GaAs基板（電子濃
度ｎ〓1018／cm3）１面上に次の各層を周知の液相
エピタキシヤル法に依つて形成する。Ga、Al、
Asのメルト（たとえばGa：Al＝0.7：0.3）を水
素雰囲気、830〜870℃で３時間程度ベークした
後、液相エピタキシヤル法によつて前記GaAs基
板上にGaAlAs層２を形成する。この層の比抵抗
は500Ω・cm以上となす。実用上は10KΩ・cm程
度の比抵抗を越える必要はない。高比低抗層の厚
さは500Å以上必要である。１μｍ以上の厚さを
持たせることはない。余りこの層が厚いと次の工
程での加工がやりにくくなる。
度ｎ〓1018／cm3）１面上に次の各層を周知の液相
エピタキシヤル法に依つて形成する。Ga、Al、
Asのメルト（たとえばGa：Al＝0.7：0.3）を水
素雰囲気、830〜870℃で３時間程度ベークした
後、液相エピタキシヤル法によつて前記GaAs基
板上にGaAlAs層２を形成する。この層の比抵抗
は500Ω・cm以上となす。実用上は10KΩ・cm程
度の比抵抗を越える必要はない。高比低抗層の厚
さは500Å以上必要である。１μｍ以上の厚さを
持たせることはない。余りこの層が厚いと次の工
程での加工がやりにくくなる。
次いでこの半導体基板にレーザ光の進行方向と
平行にストライプ状の溝１５を形成する。この溝
の加工に際してのエツチング液はリン酸、過酸化
水素水およびエチレングリコール（容積比１：
１：３）の混合液を用いる。通常のフオトリソグ
ラフイ技術を用いて十分である。この溝は
GaAlAs層２が高比抵抗であるので電流を開孔部
に集中させる役割をはたしている。又、レーザ光
の基板へのしみ出しを利用し、横モードの制御を
行なうためのものである。
平行にストライプ状の溝１５を形成する。この溝
の加工に際してのエツチング液はリン酸、過酸化
水素水およびエチレングリコール（容積比１：
１：３）の混合液を用いる。通常のフオトリソグ
ラフイ技術を用いて十分である。この溝は
GaAlAs層２が高比抵抗であるので電流を開孔部
に集中させる役割をはたしている。又、レーザ光
の基板へのしみ出しを利用し、横モードの制御を
行なうためのものである。
第２の半導体層３はｐ型Ga0.7Al0.3As層を
厚さ１μｍに、第３の半導体層４はGaAs層を厚
さ0.05μｍに、第４の半導体層５はｎ型
Ga0.7Al0.3As層を厚さ１μｍに、第５の半導
体層６は高比抵抗GaAs層を厚さ１μｍを連続的
に液相エピタキシヤル成長する。比抵抗としては
前述の半導体層２と同程度で良い。半導体層６の
レーザ発振部に対応する領域２０を、硫酸、過酸
化水素水、水４：１：１（容積比）でエツチング
し厚さ0.3μｍとなす。この時、エツチング用マ
スクとして、厚さ0.5μｍのSiO2膜を用いる。
厚さ１μｍに、第３の半導体層４はGaAs層を厚
さ0.05μｍに、第４の半導体層５はｎ型
Ga0.7Al0.3As層を厚さ１μｍに、第５の半導
体層６は高比抵抗GaAs層を厚さ１μｍを連続的
に液相エピタキシヤル成長する。比抵抗としては
前述の半導体層２と同程度で良い。半導体層６の
レーザ発振部に対応する領域２０を、硫酸、過酸
化水素水、水４：１：１（容積比）でエツチング
し厚さ0.3μｍとなす。この時、エツチング用マ
スクとして、厚さ0.5μｍのSiO2膜を用いる。
次いで、ネガ型フオトレジストを0.5μｍの厚
さに塗布し、１０および９，９′の各電極部に対
応する部分以外に光を照射する。現像処理後、
SiO2をエツチングすることで１０および９，
９′に対応する部分の結晶が露出する。フオトレ
ジストの露光は結晶面の平坦な部分でなされるた
め、精度良く行なわれる。次いで、Siイオンを電
圧150kVで、ドーズ量２×1013cm-2となるように
打込む周知のイオン打込法で、１０および９，
９′のn+領域を形成する。イオン打込法そのもの
は通常の手段を用いれば良い。領域１０は半導体
層５と電気的に接続する如くに形成される。更に
全く同様の方法を用いてｎ型不純物領域８をイオ
ン打込法で形成する。Siイオンは、120kVでドー
ズ量１×1013cm-2となるように打込む。
さに塗布し、１０および９，９′の各電極部に対
応する部分以外に光を照射する。現像処理後、
SiO2をエツチングすることで１０および９，
９′に対応する部分の結晶が露出する。フオトレ
ジストの露光は結晶面の平坦な部分でなされるた
め、精度良く行なわれる。次いで、Siイオンを電
圧150kVで、ドーズ量２×1013cm-2となるように
打込む周知のイオン打込法で、１０および９，
９′のn+領域を形成する。イオン打込法そのもの
は通常の手段を用いれば良い。領域１０は半導体
層５と電気的に接続する如くに形成される。更に
全く同様の方法を用いてｎ型不純物領域８をイオ
ン打込法で形成する。Siイオンは、120kVでドー
ズ量１×1013cm-2となるように打込む。
半導体基板上全面に絶縁層７としてSiO2膜を
形成する。通常のフオトリングラフ技術を用いて
絶縁層７に少なくとも電極部１１，１２，１３お
よび１４に対応する部分に開孔する。１１，１３
はAu―Ge―Ni合金を用いたオーミツク電極、１
２はCr，TiおよびAuを各々300Å、300Åおよび
4000Åの厚さに積層して形成したシヨツトキ電極
である。FETのドレイン電極１３とレーザの電
極部分をAu―Ge―Niによる配線１４で短絡され
る。
形成する。通常のフオトリングラフ技術を用いて
絶縁層７に少なくとも電極部１１，１２，１３お
よび１４に対応する部分に開孔する。１１，１３
はAu―Ge―Ni合金を用いたオーミツク電極、１
２はCr，TiおよびAuを各々300Å、300Åおよび
4000Åの厚さに積層して形成したシヨツトキ電極
である。FETのドレイン電極１３とレーザの電
極部分をAu―Ge―Niによる配線１４で短絡され
る。
半導体基板１の裏面を研磨し、軽くエツチング
した後、Cr、TiおよびAuを各々300Å、300Åお
よび0.8μｍの厚さに蒸着しｐ側電極１７とな
す。
した後、Cr、TiおよびAuを各々300Å、300Åお
よび0.8μｍの厚さに蒸着しｐ側電極１７とな
す。
最後にレーザ光の進行方向と垂直な面で結晶面
を劈開し光共振器を構成する。レーザ長は300μ
ｍとした。
を劈開し光共振器を構成する。レーザ長は300μ
ｍとした。
この様にして半導体発光素子が完成する。
この発光素子はソース電極１１とレーザ素子の
ｎ側電極１７の間に４〜5Vの電圧を印加するこ
とにより、レーザ光振を行なわしめるとが出来
る。発振波長8300Å、しきい電流は約5mA、変
調は2.5GHzまでなし得た。又、FETのトランス
コンダクタンス（gm）は、10mS（ミリジーメン
ス）であつた。
ｎ側電極１７の間に４〜5Vの電圧を印加するこ
とにより、レーザ光振を行なわしめるとが出来
る。発振波長8300Å、しきい電流は約5mA、変
調は2.5GHzまでなし得た。又、FETのトランス
コンダクタンス（gm）は、10mS（ミリジーメン
ス）であつた。
本発明の実施例に示す半導体材料に限られるも
のでないことは勿論である。又、半導体レーザの
モード安定化のため種々の手段があるが、本発明
の発光半導体の半導体レーザ部に適用して良いこ
とは勿論であり、本発明の範囲のものである。
のでないことは勿論である。又、半導体レーザの
モード安定化のため種々の手段があるが、本発明
の発光半導体の半導体レーザ部に適用して良いこ
とは勿論であり、本発明の範囲のものである。
第１図は本発明の半導体発光素子のレーザ光の
進行方向に垂直な面と平行な面での断面図、第２
図は半導体発光素子の等価回路、第３図〜第６図
は本発明の半導体発光素子の製造工程を説明する
ための素子断面図である。 １……ｐ―GaAs基板、２……高比抵抗GaAs
層、３，５……GaAlAs層、４……活性層、６…
…高比抵抗GaAs層、１１……ソース電極、１３
……ドレイン電極、１２……ゲート電極、１４…
…レーザ発振部ｐ側電極、１７……ｎ側電極。
進行方向に垂直な面と平行な面での断面図、第２
図は半導体発光素子の等価回路、第３図〜第６図
は本発明の半導体発光素子の製造工程を説明する
ための素子断面図である。 １……ｐ―GaAs基板、２……高比抵抗GaAs
層、３，５……GaAlAs層、４……活性層、６…
…高比抵抗GaAs層、１１……ソース電極、１３
……ドレイン電極、１２……ゲート電極、１４…
…レーザ発振部ｐ側電極、１７……ｎ側電極。
Claims (1)
- １ 所定の半導体基板上に比抵抗が500Ω・cm〜
10kΩ・cmの第１の半導体層を形成する工程、該
第１の半導体層を貫通して該基板にレーザ光の進
行方向と平行にストライプ状の溝を形成する工
程、その上に第２、第３および第４の半導体層を
積層する工程、さらに比抵抗が500Ω・cm〜10k
Ω・cmの第５の半導体層を形成する工程、該第５
の半導体層の表面の前記ストライプ状の溝に対向
する領域を含む一部領域に凹部を形成する工程、
該第５の半導体層の凹部を貫通して該第４の半導
体層の一部の領域、および該第５の半導体層の電
界効果トランジスタのソースおよびドレインに対
応する２つの領域に同時にイオンを打込む工程、
該第５の半導体層の前記ソースおよびドレイン領
域を含む当該トランジスタの活性領域にイオンを
打込む工程の各工程を有し、且前記第２および第
４の半導体層は前記第３の半導体層に比較し相対
的に屈折率が小さく、禁制帯幅が相対的に大であ
り且互いに反対導電型を有する半導体層なること
を特徴とする半導体発光素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12071581A JPS5821887A (ja) | 1981-08-03 | 1981-08-03 | 半導体発光素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12071581A JPS5821887A (ja) | 1981-08-03 | 1981-08-03 | 半導体発光素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5821887A JPS5821887A (ja) | 1983-02-08 |
| JPS6237906B2 true JPS6237906B2 (ja) | 1987-08-14 |
Family
ID=14793202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12071581A Granted JPS5821887A (ja) | 1981-08-03 | 1981-08-03 | 半導体発光素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5821887A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6077485A (ja) * | 1983-10-03 | 1985-05-02 | Mitsubishi Electric Corp | 半導体レ−ザ装置 |
| JPH0672028B2 (ja) * | 1985-03-22 | 1994-09-14 | 株式会社ニコン | グラスアイオノマ−セメント用ガラス組成物 |
| FR2592739B1 (fr) * | 1986-01-06 | 1988-03-18 | Brillouet Francois | Structure semi-conductrice monolithique d'un laser et d'un transistor a effet de champ et son procede de fabrication |
| US5202896A (en) * | 1991-07-16 | 1993-04-13 | The United States Of America As Represented By The Secretary Of The Air Force | Bipolar inversion channel field effect transistor laser |
| EP1101484B1 (en) | 1999-11-17 | 2007-01-10 | Kabushiki Kaisha Shofu | Dental fillers |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55117295A (en) * | 1979-03-02 | 1980-09-09 | Hitachi Ltd | Semiconductor light emitting element and fabricating the same |
| JPS5670681A (en) * | 1979-11-14 | 1981-06-12 | Hitachi Ltd | Semiconductor luminous element |
-
1981
- 1981-08-03 JP JP12071581A patent/JPS5821887A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5821887A (ja) | 1983-02-08 |
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