JPS6238892B2 - - Google Patents
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- JPS6238892B2 JPS6238892B2 JP54052332A JP5233279A JPS6238892B2 JP S6238892 B2 JPS6238892 B2 JP S6238892B2 JP 54052332 A JP54052332 A JP 54052332A JP 5233279 A JP5233279 A JP 5233279A JP S6238892 B2 JPS6238892 B2 JP S6238892B2
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- JP
- Japan
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- circuit
- output
- cmos
- mos transistors
- flop
- Prior art date
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/58—Gating or clocking signals not applied to all stages, i.e. asynchronous counters
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- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
この発明はMOS集積回路化に適した入力パル
スの周波数シフト機能をもつ分周回路に関する。 最近、デイジタルチユーニング方式のFM、
AMラジオが開発されている。このようなチユー
ニング方式のラジオではPLL方式の周波数シンセ
サイザが用いられており、その前段部のプリスケ
ーラには周波数シフト機能をもつ分周回路が設け
られる。 第１図は上記従来の周波数シフト機能をもつ分
周回路の構成図である。図において200MHzの周
波数をもつ入力パルス信号ｆINは、直列接続され
た２つのバイナリカウンタ１１，１２の前段のバ
イナリカウンタ１１の入力端に供給され、後段の
バイナリカウンタ１２のＱ出力信号Q2はインバ
ータ１３および直列接続された２つの１ビツトシ
フトレジスタ１４，１５のクロツク入力端に供給
される。上記１ビツトシフトレジスタ１４のＤ入
力端には、所定期間毎にそのレベルが反転する切
換え信号がインバータ１６を介して供
給され、さらに１ビツトシフトレジスタ１４のＱ
出力信号Q3および１ビツトシフトレジスタ１５
の出力信号4はともにナンドゲート１７に供
給される。さらに上記ナンドゲート１７には、周
波数シフト要求時、“０”となるシフト信号
がインバータ１８を介して供給される。
そして上記ナンドゲート１７の出力信号Ｘは前記
インバータ１３の出力信号とともにナンドゲート
１９に供給され、さらにこのナンドゲート１９の
出力信号Ｙはバイナリカウンタ２０の入力端に供
給される。 第２図は上記回路の動作を示すタイミングチヤ
ートであり、次にこのタイミングチヤートを用い
てその動作を簡単に説明すると、先ずシフト信号
が“１”の時には切換え信号の
レベルに無関係にナンドゲート１７の出力信号Ｘ
は“１”となり、これに続くナンドゲート１９が
開いて２つのバイナリカウンタ１１，１２により
分周された50MHzの信号Q2がバイナリカウンタ
２０に供給される。この結果バイナリカウンタ２
０はQ2を1/2分周し、そのＱ出力信号Q5の周波数
は第２図に示すように50/2MHzとなる。一方、
周波数のシフト要求が起つてシフト信号
が“０”となり、さらにこの後、切換え信号
が“０”になると、バイナリカウンタ
１２のＱ出力信号Q2の次の立上りに同期して、
１ビツトシフトレジスタ１４のＱ出力信号Q3が
“１”となり、さらにQ2の次の立上りに同花期し
て１ビツトシフトレジスタ１５の出力信号4
が“０”となる。このときがまだ“０”
を保持していれば、ナンドゲート１７の出力信号
Ｘは第２図に示すようにQ2の１ビツト期間
“０”となり、これに続くナンドゲート１９の出
力信号ＹはQ2より１パルス少ない信号となる。
この結果、バイナリカウンタ２０のＱ出力信号
Q5の周波数は、Q2の周波数50MHzより１Hz少な
い信号を1/2分周したもの、すなわち25MHz−
0.5Hzとなる。 ところで従来、プリスケーラのように高速動作
する回路はECL等の超高速用素子が使われてい
たが、ECLは電力消費および集積化の点で難点
がある。これに対し現在では数100MHzで動作可
能なMOSトランジスタが開発されており、周波
数シンセサイザをCMOSトランジスタを用いて１
チツプ化できる状況となつている。しかしながら
前記第１図に示す従来の入力パルスの周波数シフ
ト機能をもつ分周回路をCMOSトランジスタで構
成した場合、バイナリカウンタ２０の入力信号と
なるバイナリカウンタ１２のＱ出力信号Q2は２
段のゲートすなわちインバータ１３及びナンドゲ
ート１９を通過することになるので、入力信号ｆ
INの周波数を極めて高くした場合には、この２段
ゲートによる信号伝達遅れ時間の影響によりバイ
ナリカウンタ２０が誤動作を起こすといつた欠点
があつた。 この発明は上記のような事情を考慮してなされ
たものであり、その目的とするところは高集積
化、低電力消費化が可能であり、かつ高速動作が
可能な入力パルスの周波数シフト機能をもつ分周
回路を提供することにある。 以下図面を参照してこの発明の一実施例を説明
する。第３図はこの発明の一実施例の構成図であ
り、従来回路と対応する箇所には同一符号を付し
てその説明は省略する。そこで従来回路と異なつ
た箇所を説明すると、バイナリカウンタ１２のＱ
出力信号Q2はバイナリカウンタ２１の入力端Ｔ
に直接に供給されるとともに、ナンドゲート１７
の出力信号Ｓはこのバイナリカウンタ２１のシフ
ト制御信号入力端Ｓに供給される。ここで、上記
バイナリカウンタ１１及び１２、シフトレジスタ
１４及び１５、インバータ１６と１８、ナンドゲ
ート１７は、入力パルスｆINの周波数シフト要求
時、所定期間毎にそのレベルが反転する切換え信
号のレベル変化を検出することにより
入力パルスｆINの所定ビツト期間、レベルが反転
するシフト制御信号Ｓを発生する回路を構成して
いる。 第４図は入力端Ｔの他に上記シフト制御信号出
力端Ｓが追加された上記バイナリカウンタ２１を
詳細に示すものであり、上記Q2の立下りで出力
信号の状態が変化する立下り同期式のバイナリカ
ウンタの場合が示されている。第４図の回路は、
大きく分けてマスターフリツプフロツプ回路４１
とスレーブフリツプフロツプ回路４２で構成され
る。すなわちマスターフリツプフロツプ回路４１
ではＮチヤネル型MOSトランジスタ４３、Ｐチ
ヤネル型MOSトランジスタ４４からなるCMOS
インバータ本体とＶDD電位供給端（以下、ＶDDと
称する）との間に、Ｐチヤネル型MOSトランジ
スタ４５，４６，４７（第１ないし第３のMOS
トランジスタ）の並列回路を挿入してCMOS回路
４８を形成し、またＮチヤネル型MOSトランジ
スタ４９、Ｐチヤネル型MOSトランジスタ５０
からなるCMOSインバータ本体とＶDDとの間にＰ
チヤネル型MOSトランジスタ５１，５２，５３
（第４ないし第７のMOSトランジスタ）の並列回
路を挿入してCMOS回路５４を形成している。そ
して上記CMOS回路４８の入、出力端とCMOS回
路５４の出、入力端とは相接続され、これにより
フリツプフロツプ要素５５が構成される。また
CMOS回路４８の出力端Mとアース電位供給端
（以下単にアースと称す）との間には、Ｎチヤネ
ル型MOSトランジスタ５６，５７，５８（第７
ないし第９のMOSトランジスタ）や直列接続さ
れ、CMOS回路５４の出力端ＱMとアースとの間
には、Ｎチヤネル型MOSトランジスタ５９，６
０，６１（第10ないし第12のMOSトランジス
タ）が直列接続される。 スレーブフリツプフロツプ回路４２では、Ｐチ
ヤネル型MOSトランジスタ６２、Ｎチヤネル型
MOSトランジスタ６３からなるCMOSインバー
タ本体とアースとの間に、Ｐチヤネル型MOSト
ランジスタ６４，６５（第13、第14のMOSトラ
ンジスタ）の並列回路を挿入してCMOS回路６６
を形成し、またＰチヤネル型MOSトランジスタ
６７、Ｎチヤネル型MOSトランジスタ６８から
なるCMOSインバータ本体とアースとの間に、Ｎ
チヤネル型MOSトランジスタ６９，７０（第
15、第16のMOSトランジスタ）の並列回路を挿
入してCMOS回路７１を形成している。そして
CMOS回路６６の入、出力端とCMOS回路７１の
出、入力端とは相接続され、これによりフリツプ
フロツプ要素７２が構成される。またCMOS回路
６６の出力端とＶDDとの間には、Ｐチヤネル型
MOSトランジスタ７３，７４（第17、第18の
MOSトランジスタ）が直列接続され、CMOS回
路７１の出力端ＱとＶDDとの間にはＰチヤネル型
MOSトランジスタ７５，７６（第19、第20の
MOSトランジスタ）が直列接続される。 またトランジスタ４６，５１，５８，６１，６
５，６９，７３，７５のゲートを前記バイナリカ
ウンタ１２のQ2出力端に接続し、CMOS回路４
８の出力端Mはトランジスタ７０，７６のゲー
トに接続し、CMOS回路５４の出力端Mはトラ
ンジスタ６４，７４のゲートに接続し、CMOS回
路６６の出力端6はトランジスタ４５，５６の
ゲートに接続し、さらにCMOS回路７１の出力端
Q6はトランジスタ５３，５９のゲートに接続す
る。またトランジスタ４６，５２，５７，６０の
ゲートを前記ナンドゲート１７の出力端に接続す
る。すなわち、バイナリカウンタ２１は次のよう
に構成されている。Ｎチヤネル型MOSトランジ
スタ４３とＰチヤネル型MOSトランジスタ４４
とからなるCMOSインバータ本体にＰチヤネル型
の第１、第２、第３のMOSトランジスタ４５，
４６，４７の並列回路を介挿してなる第１の
CMOS回路の入、出力端と、Ｎチヤネル型MOS
トランジスタ４９とＰチヤネル型MOSトランジ
スタ５０とからなるCMOSインバータ本体にＰチ
ヤネル型の第４、第５、第６のMOSトランジス
タ５１，５２，５３の並列回路を介挿してなる第
２のCMOS回路の出、入力端とを接続してなる第
１のフリツプフロツプ要素、前記第１のCMOS回
路の出力端とアースとの間にＮチヤネル型の第
７、第８、第９のMOSトランジスタ５６，５
７，５８を、前記第２のCMOS回路の出力端とア
ースとの間にＮチヤネル型の第10、第11、第12の
MOSトランジスタ５９，６０，６１をそれぞれ
直列介挿してなる第１、第２の直列回路を有した
マスターフリツプフロツプ４１およびＰチヤネル
型MOSトランジスタ６２とＮチヤネル型MOSト
ランジスタ６３とからなるCMOSインバータ本体
にＮチヤネル型の第13、第14のMOSトランジス
タ６４，６５の並列回路を介挿してなる第３の
CMOS回路の入、出力端と、Ｐチヤネル型MOS
トランジスタ６７とＮチヤネル型MOSトランジ
スタ６８とからなるCMOSインバータ本体にＮチ
ヤネル型の第15、第16のMOSトランジスタ６
９，７０の並列回路を介挿してなる第４のCMOS
回路の出、入力端とを接続してなる第２のフリツ
プフロツプ要素、前記第３のCMOS回路の出力端
とＶDDとの間にＰチヤネル型の第17、第18の
MOSトランジスタ７３，７４を、前記第４の
CMOS回路の出力端とＶDDとの間にＰチヤネル型
の第19、第20のMOSトランジスタ７５，７６を
それぞれ直列接続してなる第３、第４の直列回路
を有したスレーブフリツプフロツプ４２からな
り、入力パルスQ2を第３、第４、第９、第12、
第14、第15、第17、第19のMOSトランジスタ４
７，５１，５８，６１，６５，６９，７３，７５
のゲートに、第１のCMOS回路の出力信号を第
16、第20のMOSトランジスタ７０，７６のゲー
トに、第２のCMOS回路の出力信号を第13、第18
のMOSトランジスタ６４，７４のゲートに、第
３のCMOS回路の出力信号を第１、第７のMOS
トランジスタ４５，５６のゲートに、第４の
CMOS回路の出力信号を第６、第10のMOSトラ
ンジスタ５３，５９のゲートに、前記シフト制御
信号Ｓを第２、第５、第８、第11のMOSトラン
ジスタ４６，５２，５７，６０のゲートにそれぞ
れ供給して構成されている。 次に上記のように接続された回路の動作を第５
図のタイミングチヤートを用いて説明する。先ず
予めバイナリカウンタ１１にたとえば従来と同様
に200MHzの入力信号ｆINを供給する。これによ
り２つのバイナリカウンタ１１，１２で順次分周
された50MHzの信号がバイナリカウンタ２１の
入力端に入力する。この状態でシフト信号
が“１”の時には切換え信号の
レベルに無関係にナンドゲート１７の出力信号Ｓ
は“１”となる。 ここで第４図においてQ2＝“０”、Q6＝“１”、
ＱM＝“１”と仮定する（第５図のt0）。Ｓ＝“１”
のときトランジスタ５７，６０はオン、トランジ
スタ４６，５２はオフとなる。この状態で次に
Q2が“０”から“１”に変化すると、トランジ
スタ６１がオンし、トランジスタ５９はQ6が
“１”であることによりオンしており、従つてＱM
は“１”から“０”に変化する。このためトラン
ジスタ７４はオンするが、Q2が“１”であるこ
とによりトランジスタ７３はオフしているから、
6は“０”、Q6は“１”を保持する。次にQ2が
“１”から“０”に変化すると、トランジスタ７
３がオンして6が“０”から“１”に変化し、
MはQ2が“１”に変化したときにトランジスタ
４５，４４を介して“０”から“１”に変化して
いるから、トランジスタ７０はオンしており、ま
たトランジスタ６８も6が“１”でオンしてい
るため、Q6は“１”から“０”に変化する。以
下同様の動作を繰返すと、第５図のようなタイミ
ングチヤートとなり、従つて第３図の回路はＳ＝
“１”のとき、従来と同様に50MHzの信号を1/2
分周することになる。 一方周波数のシフト要求が起つてシフト信号
が“０”となり、さらにこの後切換え信
号が“０”になると、従来と同様にバ
イナリカウンタ１２のＱ出力信号Q2の次の立上
りに同期して、１ビツトシフトレジスタ１４のＱ
出力信号Q3が“１”となり、さらにQ2の次の立
上りに同期して１ビツトシフトレジスタ１５の
出力信号4が“０”となる。このときが
まだ“０”を保持していれば、ナンドゲート１７
の出力信号Ｓは第５図に示すようにQ2の１ビツ
ト期間“０”となる。 ここで第４図においてQ6＝“０”、ＱM＝“０”
とすると、Ｓ＝“０”によりいままでオンしてい
たトランジスタ５７，６０がオフし、いままでオ
フしていたトランジスタ４６，５２がオンする。
このときＱM＝“０”によりトランジスタ４４がオ
ンし、M＝“１”によりトランジスタ４９がオン
しているので、Q2が変化してもMはトランジス
タ４６，４４により“１”に保持され、さらにＱ
Mはトランジスタ４９により“０”に保持され
る。すなわち、Ｓ＝“０”のときにはQ2とは無関
係にマスターフリツプフロツプ回路４１は以前の
状態を保持するために、この期間バイナリカウン
タ２１はQ2をカウントしない。この結果、バイ
ナリカウンタ２１の出力Q6，6の周波数は、Q2
の周波数50MHzより１Hz少ない信号を1/2分周し
たもの、すなわち25MHz−0.5Hzとなり、バイナ
リカウンタ２１の入力信号の周波数シフトが行な
われることになる。 このように上記実施例では、バイナリカウンタ
２１の入力としてバイナリカウンタ１２の出力信
号Q2を直接用いることができるので、従来のよ
うにゲートによる信号伝達遅れ時間が発生するこ
とがなく、したがつて入力信号ｆINの周波数を極
めて高くしても、バイナリカウンタ２１は誤動作
する恐れはない。またQ2をバイナリカウンタ２
１の直接の入力とすることにより、第３図に示す
回路すべてをCMOS化することが可能となり、高
集積化、低電力消費化をはかることができる。 第６図はこの発明の他の実施例を示すものであ
る。上記実施例ではバイナリカウンタ２１は立下
り同期式のものであつたが、ここでは立上り同期
式とした場合の例である。この実施例は上記実施
例と原理的に対応するので、対応し得る箇所には
同一符号を付しかつこれにダツシユを付して説明
を省略する。この場合の特徴はQ2の立上りでデ
ータを変化させるため、Ｎチヤネル型MOSトラ
ンジスタ７３′，７５′の各ゲートにQ2を供給す
るとともに、Ｎチヤネル型MOSトランジスタ４
６′，５２′およびＰチヤネル型MOSトランジス
タ５７′，６０′それぞれのゲートに、インバータ
７７を介してＳを供給するようにしたことにあ
る。 この実施例回路ではバイナリカウンタ２１が立
ち上がり同期式であるため、その動作を示す第７
図のタイミングチヤートのようにＱMは信号Q2の
立ち上がりに同期して変化し、さらにQ6はＱMよ
りも信号Q2の半ビツトだけ遅れて変化する。 第８図はこの発明のさらに他の実施例を示すも
ので、回路の簡略化をはかつた場合である。すな
わち、第４図のバイナリカウンタから、トランジ
スタ４５，４６，４７，５１，５２，５３および
６４，６５，６９，７０を省略している。すなわ
ち、バイナリカウンタ２１はＮチヤネル型MOS
トランジスタ４３とＰチヤネル型MOSトランジ
スタ４４とからなる第１のCMOSインバータの
入、出力端をＮチヤネル型MOSトランジスタ４
９とＰチヤネル型MOSトランジスタ５０とから
なる第２のCMOSインバータの出、入力端に接続
してなる第１のフリツプフロツプ要素、第１の
CMOSインバータの出力端とアースとの間にＮチ
ヤネル型の第１、第２、第３のMOSトランジス
タ５６，５７，５８を、前記第２のCMOSインバ
ータの出力端とアースとの間にＮチヤネル型の第
４、第５、第６のMOSトランジスタ５９，６
０，６１をそれぞれ直列介挿してなる第１、第２
の直列回路を有したマスターフリツプフロツプ４
１およびＰチヤネル型MOSトランジスタ６２と
Ｎチヤネル型MOSトランジスタ６３とからなる
第３のCMOSインバータの入、出力端をＰチヤネ
ル型MOSトランジスタ６７とＮチヤネル型MOS
トランジスタ６８とからなる第４のCMOSインバ
ータの出、入力端に接続してなる第２のフリツプ
フロツプ要素、前記第３のCMOSインバータの出
力端とＶDDとの間にＰチヤネル型の第７、第８の
MOSトランジスタ７３，７４を、前記第４の
CMOSインバータの出力端とＶDDとの間にＰチヤ
ネル型の第９、第10のMOSトランジスタ７５，
７６をそれぞれ直列介挿してなる第３、第４の直
列回路を有したスレーブフリツプフロツプ４２か
らなり、入力パルスQ2を第３、第６、第７、第
９のMOSトランジスタ５８，６１，７３，７５
のゲートに、第１のCMOSインバータの出力信号
を第10のMOSトランジスタ７６のゲートに、第
２のCMOSインバータの出力信号を第８のMOS
トランジスタ７４のゲートに、第３のCMOSイン
バータの出力信号を第１のMOSトランジスタ５
６のゲートに、第４のCMOSインバータの出力信
号を第４のMOSトランジスタ５９のゲートに、
前記シフト制御信号Ｓを第２、第５のMOSトラ
ンジスタ５７，６０にそれぞれ供給して構成され
ている。この場合、完全にはCMOS構成とはなら
ないが、第５図のタイミングチヤートと対応した
動作が得られる。なお第６図のバイナリカウンタ
も第８図の場合と同様にして、回路の簡略化がは
かれることはもちろんである。 以上詳述したようにこの発明によれば、高集積
化、低電力消費化が可能であり、かつ高速動作が
可能な入力パルスの周波数シフト機能をもつ分周
回路を提供することができる。
スの周波数シフト機能をもつ分周回路に関する。 最近、デイジタルチユーニング方式のFM、
AMラジオが開発されている。このようなチユー
ニング方式のラジオではPLL方式の周波数シンセ
サイザが用いられており、その前段部のプリスケ
ーラには周波数シフト機能をもつ分周回路が設け
られる。 第１図は上記従来の周波数シフト機能をもつ分
周回路の構成図である。図において200MHzの周
波数をもつ入力パルス信号ｆINは、直列接続され
た２つのバイナリカウンタ１１，１２の前段のバ
イナリカウンタ１１の入力端に供給され、後段の
バイナリカウンタ１２のＱ出力信号Q2はインバ
ータ１３および直列接続された２つの１ビツトシ
フトレジスタ１４，１５のクロツク入力端に供給
される。上記１ビツトシフトレジスタ１４のＤ入
力端には、所定期間毎にそのレベルが反転する切
換え信号がインバータ１６を介して供
給され、さらに１ビツトシフトレジスタ１４のＱ
出力信号Q3および１ビツトシフトレジスタ１５
の出力信号4はともにナンドゲート１７に供
給される。さらに上記ナンドゲート１７には、周
波数シフト要求時、“０”となるシフト信号
がインバータ１８を介して供給される。
そして上記ナンドゲート１７の出力信号Ｘは前記
インバータ１３の出力信号とともにナンドゲート
１９に供給され、さらにこのナンドゲート１９の
出力信号Ｙはバイナリカウンタ２０の入力端に供
給される。 第２図は上記回路の動作を示すタイミングチヤ
ートであり、次にこのタイミングチヤートを用い
てその動作を簡単に説明すると、先ずシフト信号
が“１”の時には切換え信号の
レベルに無関係にナンドゲート１７の出力信号Ｘ
は“１”となり、これに続くナンドゲート１９が
開いて２つのバイナリカウンタ１１，１２により
分周された50MHzの信号Q2がバイナリカウンタ
２０に供給される。この結果バイナリカウンタ２
０はQ2を1/2分周し、そのＱ出力信号Q5の周波数
は第２図に示すように50/2MHzとなる。一方、
周波数のシフト要求が起つてシフト信号
が“０”となり、さらにこの後、切換え信号
が“０”になると、バイナリカウンタ
１２のＱ出力信号Q2の次の立上りに同期して、
１ビツトシフトレジスタ１４のＱ出力信号Q3が
“１”となり、さらにQ2の次の立上りに同花期し
て１ビツトシフトレジスタ１５の出力信号4
が“０”となる。このときがまだ“０”
を保持していれば、ナンドゲート１７の出力信号
Ｘは第２図に示すようにQ2の１ビツト期間
“０”となり、これに続くナンドゲート１９の出
力信号ＹはQ2より１パルス少ない信号となる。
この結果、バイナリカウンタ２０のＱ出力信号
Q5の周波数は、Q2の周波数50MHzより１Hz少な
い信号を1/2分周したもの、すなわち25MHz−
0.5Hzとなる。 ところで従来、プリスケーラのように高速動作
する回路はECL等の超高速用素子が使われてい
たが、ECLは電力消費および集積化の点で難点
がある。これに対し現在では数100MHzで動作可
能なMOSトランジスタが開発されており、周波
数シンセサイザをCMOSトランジスタを用いて１
チツプ化できる状況となつている。しかしながら
前記第１図に示す従来の入力パルスの周波数シフ
ト機能をもつ分周回路をCMOSトランジスタで構
成した場合、バイナリカウンタ２０の入力信号と
なるバイナリカウンタ１２のＱ出力信号Q2は２
段のゲートすなわちインバータ１３及びナンドゲ
ート１９を通過することになるので、入力信号ｆ
INの周波数を極めて高くした場合には、この２段
ゲートによる信号伝達遅れ時間の影響によりバイ
ナリカウンタ２０が誤動作を起こすといつた欠点
があつた。 この発明は上記のような事情を考慮してなされ
たものであり、その目的とするところは高集積
化、低電力消費化が可能であり、かつ高速動作が
可能な入力パルスの周波数シフト機能をもつ分周
回路を提供することにある。 以下図面を参照してこの発明の一実施例を説明
する。第３図はこの発明の一実施例の構成図であ
り、従来回路と対応する箇所には同一符号を付し
てその説明は省略する。そこで従来回路と異なつ
た箇所を説明すると、バイナリカウンタ１２のＱ
出力信号Q2はバイナリカウンタ２１の入力端Ｔ
に直接に供給されるとともに、ナンドゲート１７
の出力信号Ｓはこのバイナリカウンタ２１のシフ
ト制御信号入力端Ｓに供給される。ここで、上記
バイナリカウンタ１１及び１２、シフトレジスタ
１４及び１５、インバータ１６と１８、ナンドゲ
ート１７は、入力パルスｆINの周波数シフト要求
時、所定期間毎にそのレベルが反転する切換え信
号のレベル変化を検出することにより
入力パルスｆINの所定ビツト期間、レベルが反転
するシフト制御信号Ｓを発生する回路を構成して
いる。 第４図は入力端Ｔの他に上記シフト制御信号出
力端Ｓが追加された上記バイナリカウンタ２１を
詳細に示すものであり、上記Q2の立下りで出力
信号の状態が変化する立下り同期式のバイナリカ
ウンタの場合が示されている。第４図の回路は、
大きく分けてマスターフリツプフロツプ回路４１
とスレーブフリツプフロツプ回路４２で構成され
る。すなわちマスターフリツプフロツプ回路４１
ではＮチヤネル型MOSトランジスタ４３、Ｐチ
ヤネル型MOSトランジスタ４４からなるCMOS
インバータ本体とＶDD電位供給端（以下、ＶDDと
称する）との間に、Ｐチヤネル型MOSトランジ
スタ４５，４６，４７（第１ないし第３のMOS
トランジスタ）の並列回路を挿入してCMOS回路
４８を形成し、またＮチヤネル型MOSトランジ
スタ４９、Ｐチヤネル型MOSトランジスタ５０
からなるCMOSインバータ本体とＶDDとの間にＰ
チヤネル型MOSトランジスタ５１，５２，５３
（第４ないし第７のMOSトランジスタ）の並列回
路を挿入してCMOS回路５４を形成している。そ
して上記CMOS回路４８の入、出力端とCMOS回
路５４の出、入力端とは相接続され、これにより
フリツプフロツプ要素５５が構成される。また
CMOS回路４８の出力端Mとアース電位供給端
（以下単にアースと称す）との間には、Ｎチヤネ
ル型MOSトランジスタ５６，５７，５８（第７
ないし第９のMOSトランジスタ）や直列接続さ
れ、CMOS回路５４の出力端ＱMとアースとの間
には、Ｎチヤネル型MOSトランジスタ５９，６
０，６１（第10ないし第12のMOSトランジス
タ）が直列接続される。 スレーブフリツプフロツプ回路４２では、Ｐチ
ヤネル型MOSトランジスタ６２、Ｎチヤネル型
MOSトランジスタ６３からなるCMOSインバー
タ本体とアースとの間に、Ｐチヤネル型MOSト
ランジスタ６４，６５（第13、第14のMOSトラ
ンジスタ）の並列回路を挿入してCMOS回路６６
を形成し、またＰチヤネル型MOSトランジスタ
６７、Ｎチヤネル型MOSトランジスタ６８から
なるCMOSインバータ本体とアースとの間に、Ｎ
チヤネル型MOSトランジスタ６９，７０（第
15、第16のMOSトランジスタ）の並列回路を挿
入してCMOS回路７１を形成している。そして
CMOS回路６６の入、出力端とCMOS回路７１の
出、入力端とは相接続され、これによりフリツプ
フロツプ要素７２が構成される。またCMOS回路
６６の出力端とＶDDとの間には、Ｐチヤネル型
MOSトランジスタ７３，７４（第17、第18の
MOSトランジスタ）が直列接続され、CMOS回
路７１の出力端ＱとＶDDとの間にはＰチヤネル型
MOSトランジスタ７５，７６（第19、第20の
MOSトランジスタ）が直列接続される。 またトランジスタ４６，５１，５８，６１，６
５，６９，７３，７５のゲートを前記バイナリカ
ウンタ１２のQ2出力端に接続し、CMOS回路４
８の出力端Mはトランジスタ７０，７６のゲー
トに接続し、CMOS回路５４の出力端Mはトラ
ンジスタ６４，７４のゲートに接続し、CMOS回
路６６の出力端6はトランジスタ４５，５６の
ゲートに接続し、さらにCMOS回路７１の出力端
Q6はトランジスタ５３，５９のゲートに接続す
る。またトランジスタ４６，５２，５７，６０の
ゲートを前記ナンドゲート１７の出力端に接続す
る。すなわち、バイナリカウンタ２１は次のよう
に構成されている。Ｎチヤネル型MOSトランジ
スタ４３とＰチヤネル型MOSトランジスタ４４
とからなるCMOSインバータ本体にＰチヤネル型
の第１、第２、第３のMOSトランジスタ４５，
４６，４７の並列回路を介挿してなる第１の
CMOS回路の入、出力端と、Ｎチヤネル型MOS
トランジスタ４９とＰチヤネル型MOSトランジ
スタ５０とからなるCMOSインバータ本体にＰチ
ヤネル型の第４、第５、第６のMOSトランジス
タ５１，５２，５３の並列回路を介挿してなる第
２のCMOS回路の出、入力端とを接続してなる第
１のフリツプフロツプ要素、前記第１のCMOS回
路の出力端とアースとの間にＮチヤネル型の第
７、第８、第９のMOSトランジスタ５６，５
７，５８を、前記第２のCMOS回路の出力端とア
ースとの間にＮチヤネル型の第10、第11、第12の
MOSトランジスタ５９，６０，６１をそれぞれ
直列介挿してなる第１、第２の直列回路を有した
マスターフリツプフロツプ４１およびＰチヤネル
型MOSトランジスタ６２とＮチヤネル型MOSト
ランジスタ６３とからなるCMOSインバータ本体
にＮチヤネル型の第13、第14のMOSトランジス
タ６４，６５の並列回路を介挿してなる第３の
CMOS回路の入、出力端と、Ｐチヤネル型MOS
トランジスタ６７とＮチヤネル型MOSトランジ
スタ６８とからなるCMOSインバータ本体にＮチ
ヤネル型の第15、第16のMOSトランジスタ６
９，７０の並列回路を介挿してなる第４のCMOS
回路の出、入力端とを接続してなる第２のフリツ
プフロツプ要素、前記第３のCMOS回路の出力端
とＶDDとの間にＰチヤネル型の第17、第18の
MOSトランジスタ７３，７４を、前記第４の
CMOS回路の出力端とＶDDとの間にＰチヤネル型
の第19、第20のMOSトランジスタ７５，７６を
それぞれ直列接続してなる第３、第４の直列回路
を有したスレーブフリツプフロツプ４２からな
り、入力パルスQ2を第３、第４、第９、第12、
第14、第15、第17、第19のMOSトランジスタ４
７，５１，５８，６１，６５，６９，７３，７５
のゲートに、第１のCMOS回路の出力信号を第
16、第20のMOSトランジスタ７０，７６のゲー
トに、第２のCMOS回路の出力信号を第13、第18
のMOSトランジスタ６４，７４のゲートに、第
３のCMOS回路の出力信号を第１、第７のMOS
トランジスタ４５，５６のゲートに、第４の
CMOS回路の出力信号を第６、第10のMOSトラ
ンジスタ５３，５９のゲートに、前記シフト制御
信号Ｓを第２、第５、第８、第11のMOSトラン
ジスタ４６，５２，５７，６０のゲートにそれぞ
れ供給して構成されている。 次に上記のように接続された回路の動作を第５
図のタイミングチヤートを用いて説明する。先ず
予めバイナリカウンタ１１にたとえば従来と同様
に200MHzの入力信号ｆINを供給する。これによ
り２つのバイナリカウンタ１１，１２で順次分周
された50MHzの信号がバイナリカウンタ２１の
入力端に入力する。この状態でシフト信号
が“１”の時には切換え信号の
レベルに無関係にナンドゲート１７の出力信号Ｓ
は“１”となる。 ここで第４図においてQ2＝“０”、Q6＝“１”、
ＱM＝“１”と仮定する（第５図のt0）。Ｓ＝“１”
のときトランジスタ５７，６０はオン、トランジ
スタ４６，５２はオフとなる。この状態で次に
Q2が“０”から“１”に変化すると、トランジ
スタ６１がオンし、トランジスタ５９はQ6が
“１”であることによりオンしており、従つてＱM
は“１”から“０”に変化する。このためトラン
ジスタ７４はオンするが、Q2が“１”であるこ
とによりトランジスタ７３はオフしているから、
6は“０”、Q6は“１”を保持する。次にQ2が
“１”から“０”に変化すると、トランジスタ７
３がオンして6が“０”から“１”に変化し、
MはQ2が“１”に変化したときにトランジスタ
４５，４４を介して“０”から“１”に変化して
いるから、トランジスタ７０はオンしており、ま
たトランジスタ６８も6が“１”でオンしてい
るため、Q6は“１”から“０”に変化する。以
下同様の動作を繰返すと、第５図のようなタイミ
ングチヤートとなり、従つて第３図の回路はＳ＝
“１”のとき、従来と同様に50MHzの信号を1/2
分周することになる。 一方周波数のシフト要求が起つてシフト信号
が“０”となり、さらにこの後切換え信
号が“０”になると、従来と同様にバ
イナリカウンタ１２のＱ出力信号Q2の次の立上
りに同期して、１ビツトシフトレジスタ１４のＱ
出力信号Q3が“１”となり、さらにQ2の次の立
上りに同期して１ビツトシフトレジスタ１５の
出力信号4が“０”となる。このときが
まだ“０”を保持していれば、ナンドゲート１７
の出力信号Ｓは第５図に示すようにQ2の１ビツ
ト期間“０”となる。 ここで第４図においてQ6＝“０”、ＱM＝“０”
とすると、Ｓ＝“０”によりいままでオンしてい
たトランジスタ５７，６０がオフし、いままでオ
フしていたトランジスタ４６，５２がオンする。
このときＱM＝“０”によりトランジスタ４４がオ
ンし、M＝“１”によりトランジスタ４９がオン
しているので、Q2が変化してもMはトランジス
タ４６，４４により“１”に保持され、さらにＱ
Mはトランジスタ４９により“０”に保持され
る。すなわち、Ｓ＝“０”のときにはQ2とは無関
係にマスターフリツプフロツプ回路４１は以前の
状態を保持するために、この期間バイナリカウン
タ２１はQ2をカウントしない。この結果、バイ
ナリカウンタ２１の出力Q6，6の周波数は、Q2
の周波数50MHzより１Hz少ない信号を1/2分周し
たもの、すなわち25MHz−0.5Hzとなり、バイナ
リカウンタ２１の入力信号の周波数シフトが行な
われることになる。 このように上記実施例では、バイナリカウンタ
２１の入力としてバイナリカウンタ１２の出力信
号Q2を直接用いることができるので、従来のよ
うにゲートによる信号伝達遅れ時間が発生するこ
とがなく、したがつて入力信号ｆINの周波数を極
めて高くしても、バイナリカウンタ２１は誤動作
する恐れはない。またQ2をバイナリカウンタ２
１の直接の入力とすることにより、第３図に示す
回路すべてをCMOS化することが可能となり、高
集積化、低電力消費化をはかることができる。 第６図はこの発明の他の実施例を示すものであ
る。上記実施例ではバイナリカウンタ２１は立下
り同期式のものであつたが、ここでは立上り同期
式とした場合の例である。この実施例は上記実施
例と原理的に対応するので、対応し得る箇所には
同一符号を付しかつこれにダツシユを付して説明
を省略する。この場合の特徴はQ2の立上りでデ
ータを変化させるため、Ｎチヤネル型MOSトラ
ンジスタ７３′，７５′の各ゲートにQ2を供給す
るとともに、Ｎチヤネル型MOSトランジスタ４
６′，５２′およびＰチヤネル型MOSトランジス
タ５７′，６０′それぞれのゲートに、インバータ
７７を介してＳを供給するようにしたことにあ
る。 この実施例回路ではバイナリカウンタ２１が立
ち上がり同期式であるため、その動作を示す第７
図のタイミングチヤートのようにＱMは信号Q2の
立ち上がりに同期して変化し、さらにQ6はＱMよ
りも信号Q2の半ビツトだけ遅れて変化する。 第８図はこの発明のさらに他の実施例を示すも
ので、回路の簡略化をはかつた場合である。すな
わち、第４図のバイナリカウンタから、トランジ
スタ４５，４６，４７，５１，５２，５３および
６４，６５，６９，７０を省略している。すなわ
ち、バイナリカウンタ２１はＮチヤネル型MOS
トランジスタ４３とＰチヤネル型MOSトランジ
スタ４４とからなる第１のCMOSインバータの
入、出力端をＮチヤネル型MOSトランジスタ４
９とＰチヤネル型MOSトランジスタ５０とから
なる第２のCMOSインバータの出、入力端に接続
してなる第１のフリツプフロツプ要素、第１の
CMOSインバータの出力端とアースとの間にＮチ
ヤネル型の第１、第２、第３のMOSトランジス
タ５６，５７，５８を、前記第２のCMOSインバ
ータの出力端とアースとの間にＮチヤネル型の第
４、第５、第６のMOSトランジスタ５９，６
０，６１をそれぞれ直列介挿してなる第１、第２
の直列回路を有したマスターフリツプフロツプ４
１およびＰチヤネル型MOSトランジスタ６２と
Ｎチヤネル型MOSトランジスタ６３とからなる
第３のCMOSインバータの入、出力端をＰチヤネ
ル型MOSトランジスタ６７とＮチヤネル型MOS
トランジスタ６８とからなる第４のCMOSインバ
ータの出、入力端に接続してなる第２のフリツプ
フロツプ要素、前記第３のCMOSインバータの出
力端とＶDDとの間にＰチヤネル型の第７、第８の
MOSトランジスタ７３，７４を、前記第４の
CMOSインバータの出力端とＶDDとの間にＰチヤ
ネル型の第９、第10のMOSトランジスタ７５，
７６をそれぞれ直列介挿してなる第３、第４の直
列回路を有したスレーブフリツプフロツプ４２か
らなり、入力パルスQ2を第３、第６、第７、第
９のMOSトランジスタ５８，６１，７３，７５
のゲートに、第１のCMOSインバータの出力信号
を第10のMOSトランジスタ７６のゲートに、第
２のCMOSインバータの出力信号を第８のMOS
トランジスタ７４のゲートに、第３のCMOSイン
バータの出力信号を第１のMOSトランジスタ５
６のゲートに、第４のCMOSインバータの出力信
号を第４のMOSトランジスタ５９のゲートに、
前記シフト制御信号Ｓを第２、第５のMOSトラ
ンジスタ５７，６０にそれぞれ供給して構成され
ている。この場合、完全にはCMOS構成とはなら
ないが、第５図のタイミングチヤートと対応した
動作が得られる。なお第６図のバイナリカウンタ
も第８図の場合と同様にして、回路の簡略化がは
かれることはもちろんである。 以上詳述したようにこの発明によれば、高集積
化、低電力消費化が可能であり、かつ高速動作が
可能な入力パルスの周波数シフト機能をもつ分周
回路を提供することができる。
第１図は従来の入力パルスの周波数シフト機能
をもつ分周回路の構成図、第２図は同回路の動作
を示すタイミングチヤート、第３図はこの発明の
一実施例に係る入力パルスの周波数シフト機能を
もつ分周回路の構成図、第４図は上記実施例回路
の一部の詳細図、第５図は上記実施例回路の動作
を示すタイミングチヤート、第６図はこの発明の
他の実施例の構成図、第７図は上記第６図の回路
を持つ前記第３図回路のタイミングチヤート、第
８図はこの発明のさらに他の実施例の構成図であ
る。 １１，１２，２１……バイナリカウンタ、１
４，１５……１ビツトシフトレジスタ、１６，１
８……インバータ、１７……ナンドゲート、４１
……マスターフリツプフロツプ回路、４２……ス
レーブフリツプフロツプ回路、４８，５４，６
６，７１……CMOSインバータ、５５，７２……
フリツプフロツプ要素。
をもつ分周回路の構成図、第２図は同回路の動作
を示すタイミングチヤート、第３図はこの発明の
一実施例に係る入力パルスの周波数シフト機能を
もつ分周回路の構成図、第４図は上記実施例回路
の一部の詳細図、第５図は上記実施例回路の動作
を示すタイミングチヤート、第６図はこの発明の
他の実施例の構成図、第７図は上記第６図の回路
を持つ前記第３図回路のタイミングチヤート、第
８図はこの発明のさらに他の実施例の構成図であ
る。 １１，１２，２１……バイナリカウンタ、１
４，１５……１ビツトシフトレジスタ、１６，１
８……インバータ、１７……ナンドゲート、４１
……マスターフリツプフロツプ回路、４２……ス
レーブフリツプフロツプ回路、４８，５４，６
６，７１……CMOSインバータ、５５，７２……
フリツプフロツプ要素。
Claims (1)
- 【特許請求の範囲】 １ 入力パルスを分周する分周回路と、 上記分周回路の出力がクロツクとして供給さ
れ、入力信号として所定期間毎にレベルが反転す
る切換え信号が供給される第１のＤ型フリツプフ
ロツプ回路と、 上記分周回路の出力がクロツクとして供給さ
れ、入力信号として上記第１のＤ型フリツプフロ
ツプ回路の出力信号が供給される第２のＤ型フリ
ツプフロツプ回路と、 上記第１、第２のＤ型フリツプフロツプ回路の
出力信号及び周波数シフト要求時に所定レベルに
されるシフト信号が供給され、上記入力パルスの
所定ビツト期間、レベルが反転するシフト要求信
号を発生するゲート回路と、 第１のCMOSインバータの入、出力端を第２の
CMOSインバータの出、入力端に接続してなる第
１のフリツプフロツプ要素、上記第１のCMOSイ
ンバータの出力端と第１の電位供給端との間に第
１チヤネル型の第１、第２、第３のMOSトラン
ジスタを、上記第２のCMOSインバータの出力端
と第１の電位供給端との間に第１チヤネル型の第
４、第５、第６のMOSトランジスタをそれぞれ
直列介挿してなる第１、第２の直列回路を有した
マスターフリツプフロツプ及び第３のCMOSイン
バータの入、出力端を第４のCMOSインバータの
出、入力端に接続してなる第２のフリツプフロツ
プ要素、上記第３のCMOSインバータの出力端と
第２の電位供給端との間に第２チヤネル型の第
７、第８のMOSトランジスタを、上記第４の
CMOSインバータの出力端と第２の電位供給端と
の間に第２チヤネル型の第９、第10のMOSトラ
ンジスタをそれぞれ直列介挿してなる第３、第４
の直列回路を有したスレーブフリツプフロツプか
らなり、上記分周回路の出力を上記第３、第６、
第７、第９のMOSトランジスタのゲートに、第
１のCMOSインバータの出力を上記第10のMOS
トランジスタのゲートに、第２のCMOSインバー
タの出力を上記第８のMOSトランジスタのゲー
トに、第３のCMOSインバータの出力を上記第１
のMOSトランジスタのゲートに、第４のCMOS
インバータの出力を上記第４のMOSトランジス
タのゲートに、上記シフト要求信号を上記第２、
第５のMOSトランジスタのゲートにそれぞれ供
給してなるバイナリカウンタ回路とを具備したこ
とを特徴とする入力パルスの周波数シフト機能を
もつ分周回路。 ２ 入力パルスを分周する分周回路と、 上記分周回路の出力がクロツクとして供給さ
れ、入力信号として所定期間毎にレベルが反転す
る切換え信号が供給される第１のＤ型フリツプフ
ロツプ回路と、 上記分周回路の出力がクロツクとして供給さ
れ、入力信号として上記第１のＤ型フリツプフロ
ツプ回路の出力信号が供給される第２のＤ型フリ
ツプフロツプ回路と、 上記第１、第２のＤ型フリツプフロツプ回路の
出力信号及び周波数シフト要求時に所定レベルに
されるシフト信号が供給され、上記入力パルスの
所定ピツト期間、レベルが反転するシフト要求信
号を発生するゲート回路と、 CMOSインバータ本体に第１チヤネル型の第
１、第２、第３のMOSトランジスタの並列回路
を介挿してなる第１のCMOS回路の入、出力端
と、CMOSインバータ本体に第１チヤネル型の第
４、第５、第６のMOSトランジスタの並列回路
を介挿してなる第２のCMOS回路の出、入力端と
を接続してなる第１のフリツプフロツプ要素、上
記第１のCMOS回路の出力端と第１の電位供給端
との間に第２チヤネル型の第７、第８、第９の
MOSトランジスタを、上記第２のCMOS回路の
出力端と第１の電位供給端との間に第２チヤネル
型の第10、第11、第12のMOSトランジスタをそ
れぞれ直列介挿してなる第１、第２の直列回路を
有したマスターフリツプフロツプ及びCMOSイン
バータ本体に第２チヤネル型の第13、第14の
MOSトランジスタの並列回路を介挿してなる第
３のCMOS回路の入、出力端と、CMOSインバー
タ本体に第２チヤネル型の第15、第16のMOSト
ランジスタの並列回路を介挿してなる第４の
CMOS回路の出、入力端とを接続してなる第２の
フリツプフロツプ要素、上記第３のCMOS回路の
出力端と第２の電位供給端との間に第１チヤネル
型の第17、第18のMOSトランジスタを、上記第
４のCMOS回路の出力端と第２の電位供給端との
間に第１チヤネル型の第19、第20のMOSトラン
ジスタをそれぞれ直列介挿してなる第３、第４の
直列回路を有したフレーブフリツプフロツプから
なり、上記分周回路の出力を上記第３、第４、第
９、第12、第14、第15、第17、第19のMOSトラ
ンジスタのゲートに、第１のCMOS回路の出力を
上記第16、第20のMOSトランジスタのゲート
に、第２のCMOS回路の出力を上記第13、第18の
MOSトランジスタのゲートに、第３のCMOS回
路の出力を上記第１、第７のMOSトランジスタ
のゲートに、第４のCMOS回路の出力を上記第
６、第10のMOSトランジスタのゲートに、上記
シフト要求信号を上記第２、第５、第８、第11の
MOSトランジスタのゲートにそれぞれ供給して
なるバイナリカウンタ回路とを具備したことを特
徴とする入力パルスの周波数シフト機能をもつ分
周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5233279A JPS55145440A (en) | 1979-04-27 | 1979-04-27 | Dividing circuit having frequency shift function of input pulse |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5233279A JPS55145440A (en) | 1979-04-27 | 1979-04-27 | Dividing circuit having frequency shift function of input pulse |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55145440A JPS55145440A (en) | 1980-11-13 |
| JPS6238892B2 true JPS6238892B2 (ja) | 1987-08-20 |
Family
ID=12911835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5233279A Granted JPS55145440A (en) | 1979-04-27 | 1979-04-27 | Dividing circuit having frequency shift function of input pulse |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55145440A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5217714B2 (ja) * | 1971-08-02 | 1977-05-17 | ||
| JPS5812223B2 (ja) * | 1976-07-14 | 1983-03-07 | 積水化成品工業株式会社 | 軽量コンクリ−トの製造方法 |
-
1979
- 1979-04-27 JP JP5233279A patent/JPS55145440A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55145440A (en) | 1980-11-13 |
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