JPS6239918A - 位相同期発振回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は１時分割多重化装置等に使用するフレーム位
相同期発振回路において、引込み時間を早める回路に関
するものである。

〔従来の技術〕

第５図は従来の位相同期発振回路を示すブロック構成図
、第６図ないし第１１図は１例えば米国モトローラ社の
ＭＣ４０４４に関する技術データ等に詳述されている。

従来の位相同期発振回路における各部の回路構成図、及
びその動作を説明するための図である。第５図において
、１は位相同期発振回路の基準信号入力、２は位相検波
器、３は積分器、４は電圧制御発振器（ＶＣＯ）、５は
ディジタル分周器、６はディジタル分周器５の出力であ
り、この出力６は位相検波器２のもう一方の入力（比較
入力）へ印加される。第６図は位相検波器２の具体的な
構成例を示しており、１７は第８図及び第９図に示すよ
うな動作を行う回路である機能ブロック、　Ｒ１は機能
ブロック１７の負荷抵抗、抵抗Ｒ，とコンデンサＣ１は
低域フィルタを構成する。第７図は積分器３の具体的な
構成例を示しており１図中の各抵抗Ｒ，，Ｒ，とコンデ
ンサＣ１は積分の時定数を定める定数、１１は直流利得
の非常に大きな演算増幅器である。第１０図は位相検波
器２の位相比較特性を示しており、また、第１１図は位
相検波器２と積分器３を総合した位相比較特性を示して
いる。

次に、上記した従来の位相同期発掘回路の動作について
説明する。ＶＣＯ４の出力はディジタル分周器５によっ
てｎ分周され１位相検波器２の比較入力（第６図の入力
Ｖ）に印加される。一方。

これとほぼ同じ周期にて基準信号人力１が位相検波器２
のもう一方の入力（第６図の入力Ｒ）に印加される。そ
して１位相検波器２は次のように動作する。第６図にお
いて、各人力Ｒ，Ｖのいろいろな位相関係を考えると、
第８図及び第９図に示すようになる。すなわち、第８図
に示すように入力Ｒが入力Ｖよりも位相が進んでいる場
合ｌこは、第６図に示す点１０（出力Ｕ）には、同図に
示すように入力Ｒのパルスの立ち下がりから、入力Ｖの
パルスの立ち下がりに至る間、正のパルスが得られる。

逆に、入力Ｖが入力Ｒよりも位相が進んでいる場合には
、出力Ｕとして第９図に示すように入力Ｖの立ち下がり
から人力Ｒの立ち下がりに至る間、負のパルスが得られ
る。これを、抵抗Ｒ。

及びコンデンサＣ１から成る低域フィルタを通ずと。

入力Ｒと入力■の位相差に応じた直流電圧７が得られる
。この説明から分かるように、出力Ｕに得られる正又は
負のパルスの幅は入力Ｒと入力Ｖの位相差に比例Ｔるか
ら、結局１位相検波器２の位相比較特性として第１０図
に示すものを得る。

このようにして得られる位相検波器２の出力をループフ
ィルタと呼ばれる積分器３を通すことにより、ＶＣＯ４
に適正な負帰還がかかり、第５図に示す回路全体として
入力Ｒと入力Ｖの位相差がほとんどゼロになるように位
相同期がかかることになる。第１１図は位相検波器２．
積分器３．及びＶＣＯ４の３要素を縦続に接続したもの
の総合特性を示しており、入力Ｖと入力Ｒの位相差に応
じてＶＣＯ４の出力周波数がｆ＋とｆ−の範囲で制御さ
れ、一般ｌこＶＣＯ４の出力周波数は無限には変化し得
ず、また、積分器３の直流利得は非常に大きいため１位
相差２πよりかなり小さい位相差ψヤ又はψ−に相当す
るＶＣＯ４の出力周波数ｆ＋及びｆ−のところで、ＶＣ
Ｏ４の出力周波数の変化が飽和することを示している。

次に、このように位相同期がかかったループにおいて、
入力Ｒが一時的に断となった場合の動作について説明す
る。第８図によって推定されるように、第８図の位相関
係にて入力Ｒが断になると。

出力ＵはＧＮＤ電位となる。同様に、第９図の位相関係
にて入力Ｒが断になると、出力Ｕは負電位で一定となる
。前者の場合においても、現実の素子の不完全性により
、積分器３の出力はその直流利得が非常に大きいため、
一方にオフセットし。

ＶＣＯ４の出力周波数は１例えばｆ−なる周波数の方へ
振られることになる。後者の場合には、当然のことでは
あるがＶＣＯ４の出力周波数はｆ−なる周波数の方へ振
られてしまう。

このような状態で入力Ｒが回復した場合、入力Ｒと入力
Ｖの初期位相差は一般には制御されていないため、第１
１図に示す入出力特性がリニアな　５一 部分に入る可能性はほとんどなく、一般にはＶＣ０４の
出力周波数が飽和した状態から引込み動作が開始される
。この引込み動作において、入力Ｒと入力Ｖの位相差は
入力Ｒのパルスの周波数と、ＶＣＯ４の出力周波数を分
周して作成される入力Ｖのパルスの周波数差に応じた速
度で変化し、その位相差がψヤ又はψ−以内に入った時
に、いわゆる位相同期ループの引込み動作特性によりロ
ックイン動作が行われる。

ここで、ψヤ又はψ−はほとんどＯとみなして考えると
、引込み動作に要する最大時間は次列のようになる。

（例）　　ＶＣＯ４の中心周波数　　ｆ（、＝　１０　
ＭＨｚＶＣＯ４の最大周波数　　ｆ＋＝　１０．００１
ＭｆｌｚＶＣＯ４の最小周波数　　ｆ　＝　　９．９９
９Ｍｆｌｚ人力Ｒのパルス周波数　　　＝５００Ｈｚデ
ィジタル分周器５の分局数　ｎ　＝２００００この場合
、引込み動作時間ＴＬは次式で与えられる。

又は したがって、上ｄ己の例においてＴＬ＝２０（秒）とな
る。

〔発明が解決しようとする問題点〕

上記のような従来の位相同期発振回路は以上のようｌこ
構成されているので、基準信号人力１が回線断等の理由
により消失した後、この基準信号人力１が再び回復され
た場合、再引込み動作に長時間を要するという問題点が
あった。

この発明は、かかる問題点を解決するためになされたも
ので、再引込み動作に要する時間を大幅に短縮できる位
相同期発振回路を得ることを目的とする。

〔問題点を解決するための手段〕

この発明に係る位相同期発振回路は、基準信号入力の印
加開始時に、分周器の初期位相を基準信号入力の位相に
応じて最適に設定することｌこより。

基準信号入力の位相と分周器の出力の初期位相差が極小
となるようにし、もって、引込み動作時間の短縮を実現
しようとするものである。

〔作用〕

この発明の位相同期発振回路においては、基準信号入力
が接続状態となったことを検出する検出器の制御により
、基準信号人力の位相と分周器の出力の初期位相差が極
小となるように１分周器の初期設定を行うようにする。

〔実施例〕

第１図はこの発明の一実施例である位相同期発振回路を
示すブロック構成図で、各符号１〜６は上記第５図に示
す従来例と同一のものである。図において、１１は基準
信号人力１が印加される基準信号人力ｌの検出器、１２
はアパーチャゲート発生器、１３は論理積回路、１４．
１５は各検出器１１とアパーチャゲート発生器１２の出
力、１６はディジタル分周器５を初期設定する几めのリ
セットパルスである。

第２図ないし第４図は、第１図の位相同期発振回路にお
ける各部の動作タイミングを示す図である。第２図は基
準信号人力１＃検出器１１の出力１４、アパーチャゲー
ト発生器１２の出力１５、及びリセットパルス１６の各
動作タイミングを示している。第２図に示すａは基準信
号人力１のパルスが初めて印加されたパルスであり、以
降のｂ以下のパルスは定期的に入力されるものとする。

検出器１１は基準信号人力１の立ち上がりで繰り返えし
トリガされる単安定マルチバイブレータなどで構成され
ており、検出器１１の出力１４は第２図に示すように基
準信号人力１の最初の立ち上がりのパルス龜でオンとな
る。検出器１１０出力１４の立ち上がりを受けてアパー
チャゲート発生器１２は短かい単一のゲートパルス１５
を発生する。このゲートパルス１５と基準信号人力１を
論理積回路１３に加えることにより、その出力として第
２図に示すようなリセットパルス１６を得る。

一方、第３図はディジタル分周器５の動作を示している
。ディジタル分周器５はＶＣＯ４の出力周波数でカウン
トアツプしているカウンタを例と−９＝ して考えれば良く、カウンタはＯかう（ｎ−１）までカ
ウントアツプし、再びＯにもどるという動作を繰り返し
ている。ディジタル分周器５の出力６、すなわち入力Ｖ
は１例えばカウンタ値が０に変化する時に作成される。

第４図にこの発明に係る動作の説明を示している。第４
図に示す基準信号人力１とリセットパルス１６は、第２
図に示したものと同一である。ディジタル分周器５の出
力６は上記したＶＣＯ４の出力をｎ分周して自走してい
るが、基準信号人力１が最初に印加され友時点で、上記
リセットパルス１６によってカウンタ値が初期設定され
、結果として、上記出力６の基準信号人力１に対する位
相は、第４図に示すＴ１の距離に強制的に設定される。

この距１１１Ｔｘなる値は。

上記第１１図で説明した１ψ＋１又は１ψ」より小さい
値に相当させるのが望猿しいことは云うまでもない。各
距離Ｔｔ　＝　Ｔｓ以下は位相同期ループによる引込み
が行われて基準信号人力１と上記出力６、すなわち入力
Ｒと入力Ｖの位相差が小さくなっていくことを概念的に
示している。

なお、上記実施例では、初期設定用のリセットパルス１
６はただ１つのみで考えているが、回路の安定性を考窮
して２つ以上を印加することも変形例として考えられる
ことは云うまでもない。

〔発明の効果〕

この発明は以上説明したとおり１位相同期発撮回路にお
いて、初期引込み位相を、引込み動作が早く行われるよ
うに設定すべく構成し念ので１回線断後におけるフレー
ム同期等の回復を極めて迅速に行うことができるという
優れた効果を奏するものである。

【図面の簡単な説明】

第１図はこの発明の一実施例である位相同期発振回路を
示すブロック構成図、第２図ないし第４図は、第１図の
位相同期発振回路における各部の動作タイミングを示す
図、第５図は従来の位相同期発振回路を示すブロック構
成図、第６図ないし第１１図は、従来の位相同期発振回
路における各部の回路構成図、及びその動作を説明する
ための図である。 図において、ｌ・・・基準信号入力、２・・・位相検波
器、３・・・積分器、４・・・電圧制御発振器（ＶＣＯ
）。 ５・・・ディジタル分周器、６・・・ディジタル分周器
５の出力、１１・・・検出器、１２・・・ア／ＮＩＬ−
チャゲート発生器、１３・・・論理積回路である。 なお、各図中、同一符号は同一、又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 電圧制御発振器の出力周波数をｎ（整数）分周し、その
   分周出力信号を外部から印加される別の同期性の基準信
   号入力に位相同期させる位相同期発振回路において、前
   記基準信号入力が断となっている状態から接続状態に変
   化した時、その基準信号入力が接続状態となったことを
   検出する検出器を備え、この検出器の制御により前記基
   準信号入力を使用して当該分周器の初期位相を、前記基
   準信号入力の位相と当該分周器の出力の初期位相差が極
   小となるように設定し、これにより、前記分周器の出力
   が前記基準信号入力に位相同期するに要する同期引込み
   時間を短かくしたことを特徴とする位相同期発振回路。