JPS5942452B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5942452B2 JPS5942452B2 JP13911875A JP13911875A JPS5942452B2 JP S5942452 B2 JPS5942452 B2 JP S5942452B2 JP 13911875 A JP13911875 A JP 13911875A JP 13911875 A JP13911875 A JP 13911875A JP S5942452 B2 JPS5942452 B2 JP S5942452B2
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
この発明は金を含む多層電極を有するシリコン半導体装
置の製造方法に関するものである。
置の製造方法に関するものである。
金を含む多層電極（以下、金多層電極と称する）は、電
極金属の浸蝕性改善の目的で使用されている。またこの
電極の保護および浸蝕性をより改善する目的で、この電
極を含む半導体装置の全面にシリコン酸化膜を被覆する
ことが行なわれている。このような電極構造は、シリコ
ンとのオーミック接合点からの第１層は、金のシリコン
中への拡散を防止するための金属（以下、バリアメタル
と称する）例えば、チタン・タングステン合金からなり
、第２層は、金であり、第３層は電極金属形成後に被覆
するシリコン酸化膜との付着性が良好な金属、例えばチ
タン・タングステン合金からなる多層構造となつている
。第１図および第２図は従来のこの種金多層電極の製造
過程の一例を示し、チタン・タングステン合金一金膜チ
タン・タングステン合金を全面に蒸着させた後、エッチ
ング工程で電極として残す部分をフォトレジストで覆つ
た半導体素子の断面を示している。図において１はエミ
ッタ拡散領域、２はベース拡散領域、３はシリコン酸化
膜、４および６はチタン・タングステン合金、５は金、
Ｔはフォトレジスト、８はエミッタコンタクトホール、
９はベースコンタクト・ホールを示す。このような金多
層電極では図示のように、必要な電極部分のシリコン酸
化膜３に穴明けを行なつたのち、シリコンウェハ全面に
、例えばチタン・タングステン合金４、金５、チタン・
タングステン合金６をそれぞれ真空蒸着した後、写真製
版によりエッチング工程で電極として残す部分上にフォ
トレジスト７を付着させる。しかる後、各電極層を順次
エッチングして、第２図に示すような電極を形成する。
しかし、このような従来の電極構造では、第２図の１０
に示すように、第一層のチタン・タングステン合金のア
ンダーカットが現出し易く、同時に第３層のチタン・タ
ングステン層のアンダーカットも必ず起り得る。これは
、金とチタン及びタングステンの標準電極電位の差によ
る局部電池形成のためと思われる。これらのアンダーカ
ットによる障害は、第１層目のチタン・タングステン合
金の場合、このアンダーカット部での金とシリコンの接
触の恐れが充分に考えられる。金とシリコンとは周知の
ように互いに拡散し易く、金とシリコンの接触が発生す
ると、その後のダイボンド等の工程において金がシリコ
ン層中へ拡散し、リーク電流の増大や機能部分の破壊等
を発生するおそれがある。また、第３層目のチタン・タ
ングステン合金のアンダーカツト部分および金属の側面
では金が直接露出し、次に述べる理由で好ましくない結
果を招く。
極金属の浸蝕性改善の目的で使用されている。またこの
電極の保護および浸蝕性をより改善する目的で、この電
極を含む半導体装置の全面にシリコン酸化膜を被覆する
ことが行なわれている。このような電極構造は、シリコ
ンとのオーミック接合点からの第１層は、金のシリコン
中への拡散を防止するための金属（以下、バリアメタル
と称する）例えば、チタン・タングステン合金からなり
、第２層は、金であり、第３層は電極金属形成後に被覆
するシリコン酸化膜との付着性が良好な金属、例えばチ
タン・タングステン合金からなる多層構造となつている
。第１図および第２図は従来のこの種金多層電極の製造
過程の一例を示し、チタン・タングステン合金一金膜チ
タン・タングステン合金を全面に蒸着させた後、エッチ
ング工程で電極として残す部分をフォトレジストで覆つ
た半導体素子の断面を示している。図において１はエミ
ッタ拡散領域、２はベース拡散領域、３はシリコン酸化
膜、４および６はチタン・タングステン合金、５は金、
Ｔはフォトレジスト、８はエミッタコンタクトホール、
９はベースコンタクト・ホールを示す。このような金多
層電極では図示のように、必要な電極部分のシリコン酸
化膜３に穴明けを行なつたのち、シリコンウェハ全面に
、例えばチタン・タングステン合金４、金５、チタン・
タングステン合金６をそれぞれ真空蒸着した後、写真製
版によりエッチング工程で電極として残す部分上にフォ
トレジスト７を付着させる。しかる後、各電極層を順次
エッチングして、第２図に示すような電極を形成する。
しかし、このような従来の電極構造では、第２図の１０
に示すように、第一層のチタン・タングステン合金のア
ンダーカットが現出し易く、同時に第３層のチタン・タ
ングステン層のアンダーカットも必ず起り得る。これは
、金とチタン及びタングステンの標準電極電位の差によ
る局部電池形成のためと思われる。これらのアンダーカ
ットによる障害は、第１層目のチタン・タングステン合
金の場合、このアンダーカット部での金とシリコンの接
触の恐れが充分に考えられる。金とシリコンとは周知の
ように互いに拡散し易く、金とシリコンの接触が発生す
ると、その後のダイボンド等の工程において金がシリコ
ン層中へ拡散し、リーク電流の増大や機能部分の破壊等
を発生するおそれがある。また、第３層目のチタン・タ
ングステン合金のアンダーカツト部分および金属の側面
では金が直接露出し、次に述べる理由で好ましくない結
果を招く。
周知のように、金はＳｉＯ２やＳｉ３Ｏ４等と付着性が
悪いため、このような従来の電極構造では、これらの部
分で金が露出しており、保護膜、たとえばシリコン酸化
膜等を被覆するとその付着強度が低く、水分等の侵入に
より特性劣化を生じる。この発明は、上述の欠点を改善
する目的で、なされたもので、金の周囲を他の金属又は
合金で覆い、上述の欠点を無くしたものである。
悪いため、このような従来の電極構造では、これらの部
分で金が露出しており、保護膜、たとえばシリコン酸化
膜等を被覆するとその付着強度が低く、水分等の侵入に
より特性劣化を生じる。この発明は、上述の欠点を改善
する目的で、なされたもので、金の周囲を他の金属又は
合金で覆い、上述の欠点を無くしたものである。
以下、図に従つて、この発明の一実施例について説明す
る。まず、従来品と同様に電極となる部分のシリコン酸
化膜の穴明けを行なつた後、チタン・タングステン合金
、金を真空蒸着し、エツチングで残す部分を第３図７に
示すようにフオトレジストでマスクする。こののち、金
をエツチングするのであるが、エツチング液としては、
例えば、オーロストリツプ（商品名）を使用し、エツチ
ング時間を多くし、少しアンダーカツトを生じせしめる
。こののち、第４図に示すようにフオトレジストを除去
し、次に第一層と同じ金属を真空蒸着し、次に第５図に
示すように同様の手順でフオトレジストを選択付着せし
め、チタン・タングステン合金のエツチングを行なう。
エツチング液として、例えば、３０％過酸化水素を使用
する。この場合ホトレジストを除去した製品は第６図に
示すようになり、金５は、チタン・タングステン合金４
に覆われており、前述の局部電池形成はないので、アン
ダーカツトも少なくなる。以上は、この発明による電極
構造の形成方法の一例を示したのであるが、実施例中に
述べたように、金４はチタン・タングステンで完全に被
覆されるため、金とシリコンの接触が完全に防止され且
つ、電極の上面及び側面でも金が露出していないため、
保護膜たとえばシリコン酸化膜の付着も十分に行なわれ
、半導体装置としての電気的、物理的特性の向上に寄与
する。
る。まず、従来品と同様に電極となる部分のシリコン酸
化膜の穴明けを行なつた後、チタン・タングステン合金
、金を真空蒸着し、エツチングで残す部分を第３図７に
示すようにフオトレジストでマスクする。こののち、金
をエツチングするのであるが、エツチング液としては、
例えば、オーロストリツプ（商品名）を使用し、エツチ
ング時間を多くし、少しアンダーカツトを生じせしめる
。こののち、第４図に示すようにフオトレジストを除去
し、次に第一層と同じ金属を真空蒸着し、次に第５図に
示すように同様の手順でフオトレジストを選択付着せし
め、チタン・タングステン合金のエツチングを行なう。
エツチング液として、例えば、３０％過酸化水素を使用
する。この場合ホトレジストを除去した製品は第６図に
示すようになり、金５は、チタン・タングステン合金４
に覆われており、前述の局部電池形成はないので、アン
ダーカツトも少なくなる。以上は、この発明による電極
構造の形成方法の一例を示したのであるが、実施例中に
述べたように、金４はチタン・タングステンで完全に被
覆されるため、金とシリコンの接触が完全に防止され且
つ、電極の上面及び側面でも金が露出していないため、
保護膜たとえばシリコン酸化膜の付着も十分に行なわれ
、半導体装置としての電気的、物理的特性の向上に寄与
する。
なおこの発明では、第１層及び第３層金属として、チタ
ン・タングステン合金を一例として説明したが、その他
の金属でもバリアメタルとして有効で且つシリコン酸化
膜及び金との付着力が充分なもの例えば、Ｔｉ，ＭＯ，
Ｔｉ−ＭＯ等も使用することができる。
ン・タングステン合金を一例として説明したが、その他
の金属でもバリアメタルとして有効で且つシリコン酸化
膜及び金との付着力が充分なもの例えば、Ｔｉ，ＭＯ，
Ｔｉ−ＭＯ等も使用することができる。
また、上記実施例中、金を選択エツチングするためのフ
オトマスクと、バリアメタルをエツチングするためのフ
オトマスクは、同一のものを使用したが、これらは、そ
の寸法が異なる２種のマスクを使用してもよく、同様の
効果を奏する。
オトマスクと、バリアメタルをエツチングするためのフ
オトマスクは、同一のものを使用したが、これらは、そ
の寸法が異なる２種のマスクを使用してもよく、同様の
効果を奏する。
第１図および第２図は、従来の方法による金多層電極を
有する半導体素子の形成方法を説明するための断面図を
示すもので、第２図は第１図に示すものをエツチング処
理したものの断面図である。 第３図ないし第６図はこの発明による金多層電極の形成
工程を示す各段階の半導体素子の断面図である。図中、
１はエミツタ拡散領域、２はベース拡散領域、３はシリ
コン酸化膜、４および６はチタン・タングステン合金、
５は金、７はフオトレジスト、８はエミツタコンタクト
ホール、９はベースコンタクトホール、１０はチタン・
タングステン合金のアンダーカツトを示す。
有する半導体素子の形成方法を説明するための断面図を
示すもので、第２図は第１図に示すものをエツチング処
理したものの断面図である。 第３図ないし第６図はこの発明による金多層電極の形成
工程を示す各段階の半導体素子の断面図である。図中、
１はエミツタ拡散領域、２はベース拡散領域、３はシリ
コン酸化膜、４および６はチタン・タングステン合金、
５は金、７はフオトレジスト、８はエミツタコンタクト
ホール、９はベースコンタクトホール、１０はチタン・
タングステン合金のアンダーカツトを示す。
Claims (1)
- １ シリコン酸化膜を施した半導体素子の電極を形成す
る部分に前記シリコン酸化膜の穴明けを行つたのち、チ
タン・タングステン合金、チタン、モリブデンおよびチ
タン・モリブデン合金から選んだバリアメタルを真空蒸
着する工程と、前記バリアメタルの上に金を真空蒸着す
る工程と、前記金の層のエッチングで残す部分にマスク
を施してわずかにアンダーカットを生ぜしめるように前
記金の層をエッチングする工程と、前記マスクを除去し
たのち再び前記バリアメタルの真空蒸着を施す工程と、
再び前記マスクを選択被着して前記バリアメタルの層の
エッチングを行なう工程と、により電極を形成すること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13911875A JPS5942452B2 (ja) | 1975-11-19 | 1975-11-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13911875A JPS5942452B2 (ja) | 1975-11-19 | 1975-11-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5263069A JPS5263069A (en) | 1977-05-25 |
| JPS5942452B2 true JPS5942452B2 (ja) | 1984-10-15 |
Family
ID=15237905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13911875A Expired JPS5942452B2 (ja) | 1975-11-19 | 1975-11-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5942452B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4742014A (en) * | 1985-05-10 | 1988-05-03 | Texas Instruments Incorporated | Method of making metal contacts and interconnections for VLSI devices with copper as a primary conductor |
-
1975
- 1975-11-19 JP JP13911875A patent/JPS5942452B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5263069A (en) | 1977-05-25 |
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