JPS6242464A - 半導体集積装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体へテロ接合界面における高速なキャリ
アを用いた超高速半導体集積装置に関するものである。

（技術の背景と従来技術の問題点） 近年、超高速デバイスの一つとして、ヘテロ接合界面に
おける高速なキャリアを用いた電界効果型トランジスタ
、（以下ＦＥＴという。）が有望視されており、実際単
体素子としての高性能性も確認されてきている。

しかしたがら、従来技術（例えば、ガリウム砒素アイシ
ー・シンポジウム・テクニカル・ダイジェスト（ＧａＡ
ｓ　ＩＣＳｙｍｐｏｍｊｓ＋ｍ　Ｔ＊ｅｈｎｌｃａｌ　
Ｄｉｇｅｓｔ（１９８４帥頁１２５　）　）においては
、ＦＩＴのゲート電極下の一部の半導体層を堀込んだい
わゆるリセス構造を用いていたために、ゲートしきい値
電圧や他の特性の制御性及び信頼性の点で問題でありた
。つまシ本来、この素子においては、半導体層の加工精
度及び損傷などによりて、ＦＥＴＩＫ関する特性が大き
く変化してしまうため、従来技術の１までは素子均一性
の要求の高い半導体集積装置を素子の有する高性能性を
活かした形で実現するのは困難であった。

（発明の目的） 本発明の目的は、以上のような従来技術における欠点を
除去し、特にゲートしきい値電圧及びＦＥＴ特性の制御
性が高く、シかも構成素子の選択の自由度が拡い、高信
頼な超高速半導体集積装置を提供することにある。

（発明の構成） 本発明によれば、高抵抗基板上に高純度あるいはｐ型の
第１の半導体層と、該第１の半導体の有する電子親和力
より小さくｎ型の第２の半導体層と、ｐ型の第３の半導
体層とが順次設けられ、該第３の半導体層上に少くとも
１つの第１の制御電極を設け、該第１の制御電極を狭ん
で、該第１の半導体層と該第２の半導体層との接合界面
に形成されるチャネル領域と電気的に接続した少くとも
２つの第１及び第２のオーミック領域を設け、少くとも
１つの該第２のオーミック領域に対し、該第１の制御電
極と対向した該第３の半導体層上にｎ型の第４の半導体
層を設け、該第４の半導体層上に、該チャネル領域と電
気的に接続した少くとも１つの第３のオーミック領域と
、該第２及び第３のオーミック領域の間に第２の制御電
極を零個以上設けたことを特徴とする半導体集積装置が
得られる。

更に本発明によれば、高抵抗基板上に、高純度あるいは
ｎ型の第１の半導体層と、該第１の半導体の有する電子
親和力とエネルギーギャップの和より大きく、ｐｍの第
２の半導体層と、ｎ型の第３の半導体層が順次設けられ
、該第３の半導体層上に少くとも１つの第１の制御電極
を設け、該第１の制御電極を狭んで、該第１の半導体層
と該第２の半導体層との接合界面に形成されるチャネル
領域と電気的に接続した少くとも２つの第１及び第２の
オーミック領域を設け、少くとも１つの該第２のオーミ
ック領域に対し、該第１の制御電極と対向した該第３の
半導体層上にｐ型め第４の半導体層を設け、該第４の半
導体層上に、該チャネル領域と電気的に接続した少くと
も１つの第３のオーミック領域と、該第２及び第３のオ
ーミック領域の間に第２の制御電極を零個以上設けたこ
とを特徴とする半導体集積装置が得られる。

更に本発明によれば、高抵抗基板上に１高純度あるいは
ｐ型の第１の半導体層と該第１の半導体の有する電子親
和力よ）小さくｎ型の第２の半導体層と、ｐ型の第３の
半導体層とが順次設けられ、該第３の半導体層上に少く
とも１つの第１の制御電極を設け、該第１の制御電極を
狭んで、該第１の半導体層と該第２の半導体層との接合
界面に形成されるチャネル領域と電気的に接続した少く
とも２つの第１及び第２のオーミック領域を設け、少く
とも１つの該第２のオーミック領域に対し、該第１の制
御電極と対向した該第３の半導体層上に、第２のオーミ
ック領域と電気的に接続したｎ型の第４の半導体層を設
け、該第４の半導体層上に、少くとも該第４の半導体層
と電気的に接続した少くとも１つの第３のオーミック領
域と、該第２及び第３のオーミック領域の間に第２の制
御電極を零個以上設けたことを特徴とする半導体集積装
置が得られる。

更に本発明によれば、高抵抗基板上に１高純度あるいは
ｎ型の第１の半導体層と、該第１の半導体の有する電子
親和力とエネルギーギャップの和より大きく、ｐ型の第
２の半導体層と、ｎ型の第３の半導体層が順次設けられ
、該第３の半導体層上に少くとも１つの第１の制御電極
を設け、該第１の制御電極を狭んで、該第１の半導体層
と該第２０半導体層との接合界面に形成されるチャネル
領域と電気的に接続した少くとも２つの第１及び第２の
オーミック領域を設け、少くとも１つの該第２のオーミ
ック領域に対し、該第１の制御電極と対向した該第３の
半導体層上に該第２のオーミック領域と電気的に接続し
たｐ型の第４の半導体層を設け、該第４の半導体層上に
、少くとも該第４の半導体層と電気的に接続した少くと
も１つの第３のオーミック領域と、該第２及び第３のオ
ーミック領域の間ぺ第２の制御電極を零個以上設けたこ
とを特徴とする半導体集積装置が得られる。

（発明の原理・作用） 以下、図面を参照し本発明の原理と特有の作用効果を明
らかにする。説明の都合上、特定の材料を用いることに
するが、本発明の原理に照合すれば他の材料に対しても
適用できることは明らかである。

第１図（ａ）は本発明の半導体集積装置の基本的構造の
一例を示す模式的構造断面図である。

第１図（ａｌにおいて、１１は高抵抗基板であり、１２
は高純度あるいはｐ型の第１の半導体層、１３はこの第
１の半導体層１２の電子親和力よりも小さい電子親和力
を有し、かつｎ型の第２の半導体層、１４はｐ型の第３
の半導体層、１５はｎ型の第４の半導体層、１６．１８
及び１９はオーミック性電極、１７は制御電極である。

第１図（ｂｌ及び第１図（ｅ）は、第１図（ａ）に示し
た本発明にかかる半導体集積装置において、それぞれ熱
平衡状態下における制御電極１７直下及び第４の半導体
層１５の表面下でのエネルギーバンド図の一例である。

第１図〜）及び第１図（ｃ）において、Ｅｃは伝導帯下
端のエネルギー準位、ＥＦはフェルミ準位を示している
。ζこに示した第１図（＆）。

（ｂ）及び（ｅ）は、ノーマリオフ型のＦ’ＥＴ　（第
１図（ａ）の左側）と電流飽和型抵抗（第１図（ａ）の
右側を集積した場合を表わしている。

本発明の基本原理は、半導体層を結晶成長した時点で既
に所望のゲートしきい値電圧ｖＴを決定することによっ
て、半導体集積装置に組込まれる素子のｖＴや他の特性
を均一に制御することにある。即ち、例えば第１図（ａ
）において、第２および第３の半導体層１３と１４の膜
厚及び不純物密度を適当な値に設定することにより、第
２と第３の半導体層１３及び１４の界面における電位を
高め、従って、熱平衡状態下において、第１図ｆｂ）に
示したように第１と第２の半導体層１２及び１３のへテ
ロ接合界面にキャリア（今の場合電子）が存在したい状
態、つまシノーマリオツの状態を生じさせることができ
る。更に、例えば第１図（ａ）において、第４の半導体
層１５の膜厚及び不純物密度を適当な値に設定すること
により、第２と第３の半導体層１３及び１４の界面にお
ける電位を下げ、従って、熱平衡状態下において第１図
（ｃ）に示したように第１と第２の半導体層１２及び１
３のへテロ接合界面にキャリアが存在する状態、つまシ
実質的にノーマリオンの状態を生じさせることができる
。

以下、本発明の基本原理について更に詳しく説明する。

第１図（ａ）において、まず制御電極１７を有するノー
マリオフ型のＦＥＴ（以下ｇ−ＦＥＴと記す。）の７丁
の設計指針について述べる。第１図（ｂｌを参照すると
、このＶＴ　Ｆ′ｉ第２の半導体層１３のビルトイン電
圧をｖｂｉ、第１及び第２半導体層１２及び１３のへテ
ロ接合界面の伝導帯下端のエネルギー差を△Ｅ　Ｃｓ第
１の半導体層１２のＥＣとＥＦとのエネルギー差を一１
熱平衡状態での第２及び第３の半導体層１３及び１４の
界面の電位とＥ、のエネルギー差を”ｉｎとすると、近
似的に次式で与えられることが分る。

Ｖ　７＝Ｖ１ｒ１−ＶＢ、１−ΔｇＣ−ａ　　　　　　
　　（１）ここで、近似的に−＝０として例えばＥ−Ｆ
ＥＴの７丁を零に設計する場合（１）式より ｖｂｉ　””ｉｎ、　−ΔＥＣ（２） となる。この時ｖｌｎは第２及び第３の半導体層１３及
び１４の不純物密度と膜厚によって主として決定される
。しかしたがら、第３の半導体層１４の不純物密度を第
２の半導体層のそれに比べ十分大きく（例えば１０倍程
度）、しかも高不純物密度にすれば、このｖｂｉの値は
第３の半導体層１４のエネルギーギャップＥｇｉにほぼ
等しくなる。

従って、（２）式は ｖｂｉ　＝Ｅｇ、−△Ｅ　Ｃ（，４） となる。ここで、第２の半導体層１３の不純物密度をＮ
Ｄ、、膜厚ｄ會、誘電率８自とし、ｑを電子の電荷量と
すると、 で与えられる。従って、（３）　、　（４）式よりとな
シ、この式（５）に従うＮＤ、とｄ、を第２の半導体層
１３に用いればｖＴ＝ｏのＥ−ＦＥＴが実現される。

一方、第１図（１）において、電極１８と１９を有す例
えば第１及び第２の半導体層１２及び１３のへテロ接合
界面の２次元電子ガスをキャリアに用いる電流飽和型抵
抗の設計指針について述べる。

先に述べたように、Ｅ−ＦＥＴを構成する第２及び第３
の半導体層１３及び１４の接合によって、第１及び第２
の半導体層１２及び１３のへテロ接合界面には熱平衡状
態でチャネルが形成されないノーマリオフの状態が実現
されている。しかしたがら、第３の半導体層１４の膜厚
ｄｓ　を十分薄くし、しかもこの半導体層１４の不純物
密度とほぼ同等かおるいはそれ以上の不純物密度の第４
の半導体層１５を設けることにより、第３の半導体層１
４は完全空乏化し、実質的′／ｃｖｉｎが小さくなって
、（１）式で示し九いわゆるＦＥＴとして見たｖＴが負
側に移行し、従って第１及び第２の半導体層１２及び１
３のへテロ接合界面にチャネルが形成される。ここで、
設計上第３の半導体層１４０膜厚６とアクセプタ不純物
密度ＮＡ及び第４の半導体層１５の膜厚ｄ４　とドナー
不純物密度ＮＫ）４は以下の式に従わなければならない
。即ち、電束密度連続の法則に従って ＮＤ＠　ｄ’ｇ　　＝　　ＮＡｄ’、　　　　　　　　
　　　　　　　　　　　　　　　　　　　＜Ｇ）ＮＡｄ
；　＝　　ＮＤ、ｇｔ’、　　　　　　　　　　　　　
　　　　　　　　　　　　　（７）の条件が備足される
。ζこでｄｌは第２の半導体層１３の第３の半導体層１
４との界面からの空乏層幅、ｄＪ　　は第３の半導体層
１４の第２の半導体層１３との界面からの空乏層幅、ｄ
：は第３の半導体層１４の第４の半導体層１５との界面
からの空乏層幅、ｄｚ　は第４の半導体層１５の第３の
半導体層１４との界面からの空乏層幅、ＮＤ４は第４の
半導体層１５のドナー不純物密度でおる。従って第３の
半導体層１４に関しては、次式 １式％（８） を満足する必要がある。また、第４の半導体層１５に関
しては、今の場合抵抗の飽和電流の設計値に依存するも
のの、との膜厚ｄ４についてはｄ４≧’ｔ　ａ　　　　
　　　　　　　　　　　（９）を満足する必要がある。

またＮＤ４に関しては少くとも第３の半導体層１４との
界面近傍で高くすることが望ましい。

一方、例えば第４の半導体層１５中に存在する電子をキ
ャリアに用いる電流飽和型抵抗の設計指針について述べ
る。この場合前述した（９）式の条件が必要なくなシ、
代わって次式を満足する必要が出てくる。

’４＜”ａ　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　αりこの場合、第２．第３及び第４
の不純物密度、膜厚の設定によっては、第１及び第２の
半導体層１２及び１３のへテロ接合界面の２次元電子ガ
スの存在を無くし、事実上第４の半導体層１５中のキャ
リアのみを負荷側の伝導キャリアとして選べる。勿論、
両方のキャリアを存在させて、利用することも可能であ
る。また、電極１８及び１９の間に第２の制御電極を例
えば設けることにより、ノーマリオン型のＦＥＴを形成
できることは明白である。

ところで製作上、制御電極１７を第３の半導体層上に形
成するために、この領域では少くとも第４の半導体層１
５を除去する必要がある。しかしたがら除去時における
加工精度は第３の半導体層１４の膜厚の均一性に影響を
与えるだけで、この部分のＦＥＴのｖＴは第２と第３の
半導体層１３及び１４の接合面でほぼ決定されるため、
ＦＥＴのｖＴ及び特性への影響はほとんど無視できる。

また加工による表面損傷も同様にほとんど特性に関与し
たい。

従って１本発明によってＦＥＴのｖＴ及び他の特性がほ
とんどバラツクことなく均一で、しかもノーマリオン型
及びノーマリオフ型の両方を有した超高速半導体集積装
置を作り出すことができることは明らかである。

（実施例） 次に本発明の実施例について説明する。本実施例におけ
るＦＥＴの模式的構造断面図は第１図（ａｌと同様であ
る。本実施例においては、高抵抗基板１１に高抵抗Ｇａ
Ａｓ基板を、第１の半導体層１２に不純物密度がｌＸｌ
０”３−”以下で膜厚１μｍののノンドープＧａＡｓを
、第２の半導体層１３にドナー不純物密度が２×ｌＱ”
ｌ＋°３程度で膜厚約５ｓｏＸ程度のｎ型Ａｌａｓ　Ｇ
ａ　ａ、ｙ　Ａｓを、第３の半導体層１４にアクセプタ
不純物密度が２Ｘ　１０”ｃｓ−”　程度で膜厚的１Ｏ
ＯＸのｐ型のＧａＡｓを、第４の半導体層１５にドナー
不純物密度がＩＸＩＱ”ｍ−”程度で膜厚的２５０Ｘの
ｎ型のＧ　＊　Ａ　ｓをそれぞれ例えば分子線エピタキ
シー（ＭＢＥ）法により形成し、オーミック性電極１６
．１８及び１９にＡ　ｕ　Ｇ　ａ／Ｎ　Ｉによる電極を
、制御電極１７にアルミニウム（ＡＩ）による電極を形
成する。本例における熱平衡状態下でのエネルギーバン
ド図は、第２と第３の半導体層１３及び１４のへテロ接
合界面の伝導帯下端のエネルギー準位の不連続値ΔＥｃ
（〜０．３・Ｖ）の考慮が必要であるが、基本的に第１
図ｔｂ）及び第１図（ｅ）に示したものと同様である。

即ち、制御電極１７直下ではノーマリオフの状態であり
、第４の半導体層１５直下ではノーマリオンの状態罠な
っている。つｔｎ本例においてはノーマリオフ型ＦＥＴ
と電流飽和型抵抗からなるインバーター回路が構成され
ていることになる。尚本例における第４の半導体層の膜
厚及び不純物密度は表面空乏層の拡がシ幅を若干考慮し
、第３及び第４の半導体層１４及び１５が完全に空乏化
するように設計しているため、これら２つの半導体層１
４及び１５は伝導に寄与することはなく、本例における
チャネルは第１と第２の半導体層１２及び１３のへテロ
接合界面に形成された高速な２次元電子層２０のみであ
る。ここで本例におけるＥ−ＦＥＴのｖＴはほぼＯｖで
あ）、電流飽和型抵抗の実質上のｖＴに相当する値、つ
まり例えばＡＪによるシロットキー電極を電極１８と１
９の間の第４の半導体層上に設けたノーマリオン型のＦ
ＥＴのｖＴとして与えられる値はほぼ一〇、６Ｖであっ
た。尚、制御電極１７を形成するために必要な第４の半
導体層１５のエツチングによるｖＴの変動はほとんど見
られず、２インチ基板面内におけるｖＴ及び相互コンダ
クタンスｙｍのバラツキは極めて少なかった。

尚、本例に用いた電流飽和型抵抗の代わシに、ノーマリ
オン型のＰＥＴ（Ｄ−ＦＥＴ）を用いることも容易に実
現できる。即ち、オーミック性電極１８及び１９の間の
第４の半導体層上に例えばｌによるショットキ電極を形
成し、このショットキ電極に印加された電圧により、２
次元電子層２０の導伝度を変化させる。例えば、このシ
ョットキ電極とオーミック性電極１８を短絡することに
より、高速なインバーター回路を実現できる。また、本
例では第１図（−に示したように電ｆｆ１１６と１７及
び電極１８と１７の間の第３及び第４の半導体層を除去
しているが、除去したくても２次元電子チャネルをこの
領域下において形成できることから、除去する必要は必
ずしもない。更に、電極１６゜１７．１８及び１９には
金属を用いる必要はなく、例えば亮不純物密度の半導体
層を例えば、気相成長法によって形成することも可能で
ある。尚、電極１８は今の場合半導体層１４及び１５に
接触する必要はない。

また、前記へテロ接合界面の２次元電子の移動度を高め
るために、第１及び第２の半導体層１２及び１３の接合
界面にスペーサ層と呼ばれる高純度の半導体層、例えば
Ａｌ？ＧａＡｓ　　を用いることも可能である。尚、半
導体素子の集積化に重要な素子間分離に関しては、本構
造がほぼプレーナ型であるため、メサエッチングあるい
は酸素イオン、ボロンイオン及びプロトンなどのイオン
注入による素子間分離を容易に行える。

（第２の発明について） 以上の第１の発明の説明では、キャリアが電子となる場
合について述べたが、キャリアが正孔の場合についても
本発明の原理は同様に適用できる。

この場合には、正孔が価電子帯に蓄拷されるために電子
の場合とは多少異なる。

第２図（ａ）は、本発明による正孔チャネルを有する場
合の半導体集積装置の基本的構造の一例を示す模式的構
造断面図である。

第２図（ａ）において、２１は高抵抗基板でｌ）、２２
は高純度あるいはｎ型の第１の半導体層、２３はこの第
１の半導体層２２の有する電子親和力とエネルギーギャ
ップの和よりも大きい電子親和力とエネルギーギャップ
の和を有し、かつＰａの第２の半導体層、２４はｎ型の
第３の半導体層、２５はｐ型の第４の半導体層、２６．
２８及び２９はオーミック性電極、２７は制御電極であ
る。

第２図（ｂ）及び第２図（ｃ）は、第２図（ａｌに示し
た本発明にかかる半導体集積装置において、それぞれ熱
平衡状態下における制御電極２７直下及び第４の半導体
層２５の表面下でのエネルギーバンド図の一例である。

第２図（ｂ）及び（ｃｌにおいて、ＥＦは７エルミ準位
、′Ｅｖは価電子帯上端のエネルギー準位、３０は２次
元正孔層を示している。ここに示した第２図（ａｌ　、
　（ｂｌ及び（ｃｌは、ノーマリオフ型のＦＥＴと電流
飽和型抵抗を集積した場合を表わしている。

本発明による半導体集積装置が、第１の発明の説明で示
したキャリアに電子を用いた場合と原則的に同様の原理
１作用及び効果を有していることは言うまでもない。

（実施例） 次に正孔をキャリアとして用いる第２の発明の１つの実
施例について説明する。本実施例における半導体集積装
置の模式的構造断面図は第２図ｆａ）と同様である。本
実施例においては、２１に高抵抗ＧａＡｓ基板を、２２
に不純物密度がｌＸｌ０　ｃｍ程度以下で膜厚的１μｍ
のノンドープＧｅを、２３に７クセブタ不純物書度が３
ＸＩＱ”ｚ−”程度で膜厚的３００Ｘのｐ型のＧａＡｓ
を、２４にドナー不純物密度が２ＸｌＯ″Ｃｌ１−１程
度で膜厚的１００Ｘのｎ型Ｇ　ａＡ　ｓを、２５にアク
セプタ不純物密度が１ＸＩＱ”ｎ−”程度で膜厚的３０
０Ｘのｐ型のＧ　ａ　Ａ　ａをそれぞれ例えばＭＢＥ法
により形成し、オーミック性電極２６．２８及び２９に
ＡｕＺｎによる電極を、制御電極２７にＡＩによる電極
を形成する。本例における熱平衡状態下でのエネルギー
バンド図は基本的に第２図（ｂｌ及び第２図（ｅｌ）に
示したものと同様である。即ち、制御電極２７直下では
ノーマリオフの状態であシ、第４の半導体層２５直下で
ノーマリオンの状態になっている。つまシ、本例におい
ては、Ｅ−ＦＥＴと１ｆ流飽和型抵抗からなるインバー
ター回路が構成されている。尚、本例では第３及び第４
の半導体層２４及び２５は完全に空乏化していることが
望ましい。ここで、本例におけるＥ−ＦＥＴのｖＴはほ
ぼＱＶである。尚、制御電極２７を形成するために必要
な第４の半導体層２５のエツチングによるｖＴの変動は
ほとんど見られず、コインチ基板面内におけるｖＴ及び
２ｍのパラツキは極めて少なかった。

更に本発明においても、電子チャネルを用いる第１の発
明の実施例で述べた内容は原則的にそのまま適用できる
ことは言うまでもない。

（第３の発明について） 以上の第１及び第２の発明の説明では、負荷側の伝導キ
ャリアにヘテロ接合界面の２次元キャリアを用いた場合
について述べたが、負荷側の伝導キャリアに半導体層の
バルク中のキャリアを用いた場合についても本発明の基
本原理は同様に適用できる。

第３図（ａ）は、本発明による負荷側にバルク電子を用
いた半導体集積装置の基本構造の一例を示す模式的構造
断面図である。

第３図（ａ）において、３１は高抵抗基板であり、３２
は高純度あるいはｐ型の第１の半導体層、３３はこの第
１の半導体層３２の電子親和力よりも小さい電子親和力
を有し、かつｎ型の第２の半導体層、３４はｐ型の第３
の半導体層、３５はｎ型の第４の半導体層、３６．３８
及び３９はオーミック性電極、３７は制御電極である。

第３図（ｂ）は、第３図（ａ）に示した本発明にかかる
半導体集積装置において、熱平衡状態下における第４の
半導体層３５の表面下でのエネルギーバンド図の一例で
ある。ここに示した第３図化）は、ノーマリオフ型のＦ
ＥＴと第４の半導体層３５のバルク電子を用いた電流飽
和型抵抗を集積した場合を表わしている。

本発明による半導体集積装置が第１及び第２の発明の説
明で示した場合と原則的に同様の原理。

作用及び効果を有していることは言うまでもない。

（実施例） 次に本発明の実施例について説明する。本実施例におけ
る半導体集積装置の模式的構造断面図は第３図（ａ）と
同様である。第１図（８）及び第２図（ａｔに示したも
のと同じものは原則として同一番号として示す。本実施
例において、３１に高抵抗Ｇ　ａ　Ａ　ｓ基板を、３２
に不純物密度がｌ×ｌＱ”ｍ−”以下で膜厚的０．５μ
ｍのノンドーグＧａＡｓを、３３にドナー不純物密度が
２ＸＩＱ”ｎ−”程度で膜厚的３５０ＸのＡ　ｌｏ、ｓ
　Ｇ　＊ｏ、ｔ　Ａ　ｓ　　を、３４にアクセプタ不純
物密度が２×１ｏ”ｚ−”程度で膜厚的ｘｓｏＡのｐ型
のＧｍＡｓを、３５にドナー不純物密度が１×１０１ｓ
ｃ１１“３程度で膜厚的７０ＯＡのｎ型のＧａＡｓを、
例えば有機金属気相成長法（ＭＯＣＶＤ　）によって形
成し、オーミック性電極３６．３８及び３９にＡｕＧｅ
／？匂による電極を、制御電極３７にタングステン（Ｗ
）による電極を形成する。本実施例において、第３図（
ａ）の左側に示した駆動ＦＥＴの制御電極３７直下は第
１の発明の第１図（ｂ）と同様にノーマリオフの状態が
実現されるが、第３図（ａ）の右側に示した負荷側の抵
抗の第４の半導体ｊ−３５の表面下の第１及び第２の半
導体層３２と３３のへテロ接合界面では第１の発明の第
１図ｔｅｌとは異なりノーマリオフの状態となる。これ
は第４の半導体層３５のドナー不純物濃度を低くし、更
に第３の半導体層３４の膜厚を増大させた結果である。

しかしたがら、第４の半導体層３５の膜厚を厚くしてい
るために完全空乏化することなく、従ってこの第４の半
導体層３５内でノーマリオンの状態が実現され、この第
４の半導体層３５内のバルク電子が負荷の伝導を担うこ
とになる。この様子を、第３図（ｂ）に示した。第３図
（ｂ）は負荷側の抵抗の第４の半導体層３５の表面下で
の熱平衡状態におけるエネルギーバンド図を示している
。キャリア電子を・で表わしている。従って、第３図（
ａ）において、２次元電子層２０の導伝度を制御するＥ
−ＦＥＴ　、！−第４の半導体層３５内のキャリア電子
の導伝性を用いた電流飽和型抵抗によって構成されたＥ
Ｒ型のインバーター回路の構成が実現できる。

本実施例による特徴は、原則的に２つの異なる半導体層
を走行するキャリア電子を制御する半導体素子を同一基
板上に集積し、例えばインバーター回路の負荷の電流駆
動能力に関して設計上の自由度を向上させ、半導体集積
装置の集積度及び性能を向上させることである。

尚、本実施例においても２インチ基板面内におけるｖＴ
及びｐｍのバラツキは極めて少なかった。

また、本実施例において電極３８及び３９の間に制御電
極、例えばＡＩによるシ冒ットキ電極を設けることによ
り、例えば負荷側のチャネルの導伝度を制御できる。こ
の場合、この制御電極と電極３８を例えば短絡させるこ
とＫより、Ｅ−ＦＥＴとＤ−ＦＥＴによって構成される
インバーター回路も実現できる。

更に負荷側の伝導キャリアとして、第１及び第２の半導
体層３２及び３３のへテロ接合界面に形成された２次元
電子層と第４の半導体層３５内のバルク電子の両方を用
いることも可能である。この場合、オーミック性電極３
８及び３９は、第４の半導体層３５と前記２次元電子層
の両方に電気的に接続している必要がある。

尚、本発明においても、第１及び第２の発明の実施例で
述べた内容は原則的にそのまま適用できることは明らか
である。

（第４の発明について） 以上第３の発明では、負荷側の伝導キャリアに半導体層
のバルク中の電子を用いた場合について説明したが、キ
ャリアがバルク中の正孔を用いる場合についても本発明
の原理は同様に適用できる。

第４図（ａ）は、本発明による負荷側にバルク正孔を用
いた半導体集積装置の基本構造の一例を示す模式的構造
断面図である。

第４図（＆）において、４１は高抵抗基板であυ、４２
は高純度あるいはｎ型の第１の半導体層、４３はこの第
１の半導体層４２の有する電子親和力とエネルギーギャ
ップの和を有し、かつｐ型の第２の半導体層、４４はｎ
型の第３の半導体層、４５はｐ型の第４の半導体層、４
６．４８及び４９はオーミック性電極、４７は制御電極
である。

第４図（ｂ）は、第４図（ａ）に示した本発明にかかる
半導体集積装置において、熱平衡状態下における第４の
半導体層４５の表面下でのエネルギーバンド図の一例で
ある。ここに示した第４図（ｂ）は、ノーマリオフ型の
ＦＥＴと第４の半導体層４５のバルク正孔を用い要電流
飽和型抵抗を集積した場合を表わしている。

本発明による半導体集積装置が第１．第２及び第３の発
明の説明で示した場合と原則的に同様の原理１作用及び
効果を有していることは言うまでもない。

（実施例） 次に本発明の実施例について説明する。本実施例におけ
る半導体集積装置の模式的構造断面図は第４図（ａ）と
同様である。第１図（ａ）、第２図（ａ）及び第３図（
１１）に示したものと同じものは原則として同一番号と
して示す。本実施例において、４１に高抵抗のＧ　ａ　
Ａ　ｓ基板を、４２に不純物密度がｌＸｌ０”ｃｌＩ−
”稲度以下で膜厚約１ｐｍのノンドープＧ＠を、４３に
アクセプタ不純物密度が３Ｘ　Ｉ　Ｑ”ｓ−”　程度で
膜厚約３０ＯＡのｐ型のＧ　ａ　Ａ　ｓを、４４にドナ
ー不純物密度が２×１Ｏ１１−１程度で膜厚約１５０又
のｎ型ＧａＡｓを、５５にアクセプタ不純物密度がｌＸ
ｌ０　ｃｓ　　程度で膜厚約８０ＯＡのｐ型のＧｍＡｓ
を、それぞれ例えばＭＢＥ法により形成し、オーミック
性電極４６．１１８及び４９ＫＡｕＺｎによる電位を、
制御ＲＬ極４７にＡｌによる電極を形成する。

本実施例において、第４図１ａ）の左側に示した駆動Ｆ
ＥＴの制御ｔｆｆｉ４７直下は第２の発明の第２図（ｂ
）と同様にノーマリオフの状態が実現されるが、第４図
（ｂ）の右側に示した負荷側の抵抗の第４の半導体層４
５の表面下の第１及び第２の半導体層４２及び４３のへ
テロ接合界面では、第２の発明の第２図（ｃ）とは異な
シノーマリオフの状態と々る。

これは第４の半導体層４５のアクセプタ不純物密度を低
くし、更に第３の半導体層４４の膜厚を増犬させたため
である。しかしたがら、第４の半導体層４５の膜厚を厚
くしているためにこの層は完全空乏化することなく、従
ってこの第４の半導体層４５内でノーマリオンの状態が
実現され、この第４の半導体層４５内のバルク正孔が負
荷の伝導を担うことになる。この様子を第４図ｆｂｌに
示した。

第４図（ｂｌは負荷側の抵抗の第４の半導体層４５の表
面下での熱平衡状態におけるエネルギーバンド図を示し
ている。キャリア正孔を○で表わしている。従って、第
４図（ａ）において２次元正孔層３０の導伝塵を制御す
るＥ−ＦＥＴと第４の半導体層４５内のキャリア正孔の
導伝性を用いた［流飽和型抵抗によって構成されたＥＲ
型のインバータ回路の構成が実現できる。

本実施例による特徴は、原則的に２つの異なる半導体層
を走行するキャリア正孔を制御する半導体素子を同一基
板上に集積し、例えばインバータ回路の負荷の電流駆動
能力に関して設計上の自由度を向上させ、半導体集積装
置の８！積度及び性能を向上させることにある。尚、本
実施例においても２インチ基板面内におけるｖＴ及びｙ
ｍのバラツキは極めて少なかった。

また、本実施例において電極４８及び４７０間に制御電
極例えばＡＡ’によるシ３ットキ電極を設けることによ
り、例えば負荷側のチャネルの導伝塵を制御できる。こ
の場合この制御′α極と電極４８を例えば短絡させるこ
とにより、Ｅ−ＦＥＴとＤ−ＦＥＴによりて構成される
インバータ回路も実現できる。

更に負荷側の伝導キャリアとして、第１及び第２の半導
体層４２及び４３のへテロ接合界面に形成された２次元
正孔層と第４の半導体層４５内のバルク正孔の両方を用
いることも可能である。この場合、オーミック性電極４
８及び４９は第４の半導体層４５と前記２次元正孔層の
両方に電気的に接続している必要がある。

尚、本発明においても第１．第２及び第３の実施例で述
べた内容は原則的にそのまま適用できることは明らかで
ある。

（発明の効果） 以上本発明によれば、設計に従う結晶構造を有す半導体
集積装置のゲートしきい値電圧ｖＴが、結晶成長を行っ
た時点で所望の値に設定されるため、製造工程に伴うｖ
Ｔの変動及び他の素子特性の変動が＃１とんどなく、し
かも構成素子の選択の自由度が拡い効果を有している。

更に＃１ぼプレーナ型であるため素子間分離が容易に行
える効果も有している。本発明によって、高性能、高信
頼の超高速半導体集積装置が実現でき、本発明の効果は
極めて多大である。

【図面の簡単な説明】

第１図（ａ）、第２図（ａ）、第３図（ａ）及び第４図
（ａｌｌｔｌｌ間の半導体集積装置の基本的構造の一例
を示す模式的断面図、ｊ：ｆＪｉ図ｆｂ）と第１図（Ｃ
）、第２図（ｂ）と第２図ｆｃ）、第３図（ｂｌ及び第
４図（ｂ）はそれぞれの純度又はｐ型の第１の半導体層
、２２及び４２・・・高純度又はｎ型の第１の半導体層
、１３及び３３・・・ｎ型の第２の半導体層、２３及び
４３・・・ｐ型の第２の半導体層、１４及び３４・・・
ｐ型の第３の半導体層、２４及び４４・・・ｎ型の第３
の半導体層、１５及び３５・・・ｎ型の第４の半導体層
、２５及び４５・・・ｐ型の第４の半導体層、１６，１
８．１９．２６゜２８．２９，３６．３ｇ、３９．４６
．４８及び４９・・・オーミック性電極、１７，２７．
３７及び４７−・・制御電極、２０・・・２次元電子層
、３０・・・２次元正孔層、ＥＦ・−・フェルミ準位、
Ｅｃ・・・伝導帯下端のエネルギー準位、Ｅｖ・・・価
電子帯上端のエネルギー準位、Ｖｂｌ・・・第２の半導
体層のビルトイン電圧、ｖＩｎ・・・熱平衡状態におけ
る第２と第３の半導体層の界面でのフェルミ準位からの
電位、ｖＴ・・・ゲートしきい値電圧、ΔＥｃ・・・第
１と第２の半導体層との伝導　。 帯下端のエネルギー差、−・・・第１の半導体層の伝導
帯下端のエネルギーとＥＦとの差。 ＼−〆′ 亭　　１　　図 １２．會も５蛭た１７σρ型の亭１め１ｉ望１ｆ１シー
享　　２　　図 ｚｓ　ｐ型め半４０牛１１杢看 （ａ） （ｂ）　　　　　　　　　　（ｃ） 亭　　３　　図 箒　　４　　図 ４１、紡１色１陵 （ｏ） （ｂ） 手続補正書（自発） ６１．１１．１７ 昭和　　年　　月　　日 ２、発明の名称 半導体集積装置 ３、補正をする者 事件との関係　　　　　　　出願人 東京都港区芝五丁目３３番１号 （４２３）　　日本電気株式会社 代表者　関本忠弘 ４、代理人 （連絡先　日本電気株式会社特許部） ５、補正の対象 明細書の特許請求の範囲の欄 ６、補正の内容 別紙 特許請求の範囲 （１）高抵抗基板上に、高純度あるいはｐ型の第１の半
導体層と、該第１の半導体の有する電子親和力より小さ
くｎ型の第２の半導体層と、ｎ型の第３の半導体層とが
順次設けられ、該第３の半導体層上に少くとも１つの第
１の制御電極を設け、該第１の制御電極を狭んで、該第
１の半導体層と該第２の半導体層との接合界面に形成さ
れるチャネル領域と電気的に接続した少くとも２つの第
１及び第２のオーミック領域を設け、少なくとも１つの
該第２のオーミック領域に対し、該第１の制御電極と対
向した該第３の半導体層上にｎ型の第４の半導体層を設
け、該第４の半導体層上に、該チャネル領域と電気的に
接続した少くとも１つの第３のオーミック領域と、゛該
第２及び第３のオーミック領域の間に第２の制御電極を
零個以上設けたことを特徴とする半導体集積装置。 （２）高抵抗基板上に高純度あるいはｎ型の第１の半導
体層と、該第１の半導体の有する電子親和力とエネルギ
ーギャップの和より大きく、ｐ型の第２の半導体層と、
ｎ型の第３の半導体層が順次設けられ、該第３の半導体
層上に少くとも１つの第１の制御電極を設け、該第１の
制御電極を挟んで該第１の半導体層と該第２の半導体層
との接合界面に形成されるチャネル領域と電気的に接続
した少くとも２つの第１及び第２のオーミック領域を設
け、少なくとも１つの該第２のオーミック領域に対し、
該第１の制御電極と対向した該第３の半導体層上にｐ型
の第４の半導体層を設け、該第４の半導体層上に該チャ
ネル領域と電気的に接続した少くとも１つの第３のオー
ミック領域と、該第２及び第３のオーミック領域の間に
第２の制御電極を零個以上設けたことを特徴とする半導
体集積装置。 （３）高抵抗基板上に、高純度あるいはｐ型の第１の半
導体層と該第１の半導体の有する電子親和力より小゛さ
くｎ型の第２の半導体層と、ｎ型の第３の半導体層とが
順次設けられ、該第３の半導体層上に少くとも１つの第
１の制御電極を設け、該第１の制御電極を狭んで、該第
１の半導体層と該第２の半導体層との接合界面に形成さ
れるチャネル領域と電気的に接続した少くとも２つの第
１及び第２のオーミック領域を設け、少くとも１つの該
第２のオーミック領域に対し、該第１の制御電極と対向
した該第３の半導体層上に、該第２のオーミック領域と
電気的に接続したｎ型の第４の半導体層を設け、該第４
の半導体層上に少くとも該第４の半導体層と電気的に接
続した少くとも１つの第３のオーミック領域と、該第２
及び第３のオーミック領域の間に第２の制御電極を零個
以上設けたことを特徴とする半導体集積装置。

Claims (4)

【特許請求の範囲】
1. （１）高抵抗基板上に、高純度あるいはｐ型の第１の半
   導体層と、該第１の半導体の有する電子親和力より小さ
   くｎ型の第２の半導体層と、ｐ型の第３の半導体層とが
   順次設けられ、該第３の半導体層上に少くとも１つの第
   １の制御電極を設け、該第１の制御電極を狭んで、該第
   １の半導体層と該第２の半導体層との接合界面に形成さ
   れるチャネル領域と電気的に接続した少くとも２つの第
   １及び第２のオーミック領域を設け、少なくとも１つの
   該第２のオーミック領域に対し、該第１の制御電極と対
   向した該第３の半導体層上にｎ型の第４の半導体層を設
   け、該第４の半導体層上に、該チャネル領域と電気的に
   接続した少くとも１つの第３のオーミック領域と、該第
   ２及び第３のオーミック領域の間に第２の制御電極を零
   個以上設けたことを特徴とする半導体集積装置。
2. （２）高抵抗基板上に高純度あるいはｎ型の第１の半導
   体層と、該第１の半導体の有する電子親和力とエネルギ
   ーギャップの和より大きく、ｐ型の第２の半導体層と、
   ｎ型の第３の半導体層が順次設けられ、該第３の半導体
   層上に少くとも１つの第１の制御電極を設け、該第１の
   制御電極を狭んで該第１の半導体層と該第２の半導体層
   との接合界面に形成されるチャネル領域と電気的に接続
   した少くとも２つの第１及び第２のオーミック領域を設
   け、少なくとも１つの該第２のオーミック領域に対し、
   該第１の制御電極と対向した該第３の半導体層上にｐ型
   の第４の半導体層を設け、該第４の半導体層上に該チャ
   ネル領域と電気的に接続した少くとも１つの第３のオー
   ミック領域と、該第２及び第３のオーミック領域の間に
   第２の制御電極を零個以上設けたことを特徴とする半導
   体集積装置。
3. （３）高抵抗基板上に、高純度あるいはｐ型の第１の半
   導体層と該第１の半導体の有する電子親和力より小さく
   ｎ型の第２の半導体層と、ｎ型の第３の半導体層とが順
   次設けられ、該第３の半導体層上に少くとも１つの第１
   の制御電極を設け、該第１の制御電極を狭んで、該第１
   の半導体層と該第２の半導体層との接合界面に形成され
   るチャネル領域と電気的に接続した少くとも２つの第１
   及び第２のオーミック領域を設け、少くとも１つの該第
   ２のオーミック領域に対し、該第１の制御電極と対向し
   た該第３の半導体層上に、該第２のオーミック領域と電
   気的に接続したｎ型の第４の半導体層を設け、該第４の
   半導体層上に少くとも該第４の半導体層と電気的に接続
   した少くとも１つの第３のオーミック領域と、該第２及
   び第３のオーミック領域の間に第２の制御電極を零個以
   上設けたことを特徴とする半導体集積装置。
4. （４）高抵抗基板上に、高純度あるいはｎ型の第１の半
   導体層と、該第１の半導体の有する電子親和力とエネル
   ギーギャップの和より大きく、ｐ型の第２の半導体層と
   、ｎ型の第３の半導体層が順次設けられ、該第３の半導
   体層上に少くとも１つの第１の制御電極を設け、該第１
   の制御電極を狭んで、該第１の半導体層と該第２の半導
   体層との接合界面に形成されるチャネル領域と電気的に
   接続したｐ型の第４の半導体層を設け、該第４の半導体
   層上に、少くとも該第４の半導体層と電気的に接続した
   少くとも１つの第３のオーミック領域と、該第２及び第
   ３のオーミック領域の間に第２の制御電極を零個以上設
   けたことを特徴とする半導体集積装置。