JPS6244429B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は半導体装置の製造に於て集積回路に於
ける寄生容量を減少させるための方法に係り、更
に具体的に云えば、ビツト／感知線拡散領域と該
領域上の導体層との間の容量結合によつて影響さ
れる半導体メモリ回路に於けるビツト／感知線の
寄生容量を減少させるための方法に係る。 従来に於て、米国特許第3811076号及び第
3841926号の明細書はドープされた酸化物の拡散
源及び導電性多結晶シリコンのフイールド・シー
ルドを用いることを含むダイナミツクMOSFET
メモリ・セルの製造方法及び装置構造体を開示し
ている。上記米国特許第3841926号の明細書は、
米国特許第3387286号の明細書に記載されている
如く、トランジスタのゲート誘電体をも形成して
いる２酸化シリコンと窒化シリコンとの比較的薄
い誘電体層により下のビツト／感知線拡散領域か
ら分離して配置されている多結晶シリコンのフイ
ールド・シールドを含む、単一のトランジスタと
キヤパシタとから成るメモリ・セルの配列体のた
めの構造体について記載している。高密度のメモ
リ・チツプを製造するためには、メモリ・セルの
最小寸法が感知回路により高信頼度で検出され得
る有用な信号の大きさと適合する様に設計される
ことが必要である。検出可能な信号の大きさは、
記憶キヤパシタの寸法、印加電圧、及びビツト／
感知線の容量の関数である。その様なメモリ配列
体の設計に於ては、転送比と称される、ビツト／
感知線の実効容量と単一の記憶セルの実効容量と
の比がそのメモリの性能に大きな影響を与える。
低い転送比を有することが好ましいが、拡散され
たビツト／感知線の容量を効果的に減少させるこ
とは困難である。拡散されたビツト／感知線を用
いた設計に於ては、寄生容量はビツト／感知線の
接合容量及びビツト／感知線拡散領域と該領域に
近接する絶縁された導体電極との間の容量を含
む。ビツト／感知線と導体リード線との間の容量
を減少させるために、従来に於て種々の方法が提
案されている。その一つの方法は、キヤパシタ・
プレート間の距離を増すことによつて容量を効果
的に減少させる比較的厚いドープされた酸化物を
ビツト／感知線拡散領域上にのみ用いている。望
ましくない容量を制御するもう１つの方法は、米
国特許第3975220号の明細書に記載さている如
く、ビツト／感知線拡散領域の端部に沿つたオー
バーラツプによる容量を生じる領域を減少させる
ために、ドープされた酸化物の拡散源の食刻バイ
アス特性を注意深く制御する方法である。この方
法は、チツプ上のすべての拡散領域に同一の容量
特性を生じそして接合端部近傍に於ける容量の効
果的な減少が上記拡散領域の総容量中の小さな比
率しか占めないという点で限界を有している。容
量を減少させる他の方法には、拡散領域上の導体
の部分を選択的に露出させて該導体部分を熱酸化
する方法（IBM Technical Disclosure
Bulletin、1974年６月号、第18頁参照）、導電性
にしたい領域に導電型不純物を加えることにより
選択された領域に於てのみ導電性にされる非導電
性の真性（intrinsic）多結晶シリコン層を設ける
方法（IBM Technical Disclosure Bulletin、
1974年６月号、第17頁参照）等がある。これらの
方法は、既に用いられているマスク整合に敏感な
方法に加えて更にもう１つのマスク及び整合工程
を要するので好ましくない。必要とされている方
法は、ビツト／感知線拡散領域上を通る大きな領
域の導体の存在を無くす、マスク整合に敏感でな
い方法である。その様な方法は、導体層の隆起部
分が製造条件に容易に適合し得る技術によつて選
択的に除去され得る本発明による方法によつて達
成される。 更に、IBM Technical Disclosure Bulletin、
1976年12月号、第2471頁乃至第2472頁及び1978年
４月号、第4842頁乃至第4843頁に於けるR.R.
Garnache及びO.S.Spencerによる論文は、不規則
な表面層中に種々のレベルのドーピングを行うこ
とによりフオトレジストが除去された後に該表面
層中に異なる食刻速度を生ぜしめ、その結果或る
程度選択的な食刻方法により上記表面層のより高
濃度にドープされた領域をより低濃度にドープさ
れた領域よりも迅速に除去する、イオン注入技術
と組合わせて自己平坦化（self−leveling）を行
うフオトレジストを用いた方法を開示している。
異なる２つの食刻速度を有する単一材料の層が実
質的に食刻され得ないマスクを用いずに食刻され
る食刻方法は、食刻工程の終了時点が幾分任意に
決定され従つて検出し難いため、半導体の製造に
於ては好ましくない。 更に、他の種々の表面層食刻方法が提案されて
いるが、それらは、マスクの整合及び処理の工程
が更に導入されることに敏感な製造方法に適用さ
れる場合、特にそれらの達成に従来の製造方法の
一部を成していない異なる材料及び操作を要する
場合には、限界を有している。例えば、米国特許
第3976524号の明細書は、除去されるべきでない
不規則な表面の領域を効果的にマスクするために
パターン化後に流動可能であることを要するパタ
ーン化されたフオトレジストを用いる必要がある
平坦化方法について開示している。米国特許第
4070501号の明細書は、不規則な表面のより高い
部分だけを露出させる様に先に食刻されている重
合体の非感光性の層中に開孔を限定するために表
面の不規則性を用いている、誘電体層中に貫通孔
を食刻するための方法について開示している。 従つて、本発明の目的は、半導体装置に於ける
寄生容量を減少させるための改良された方法を提
供することである。 本発明の他の目的は、フオトリソグラフイを用
いて、信号を伝播させる埋込まれた導体路上を通
る実質的な容量素子を選択的に除去することによ
り半導体集積回路に於ける寄生容量を減少させる
ための方法を提供することである。 簡単に云えば、本発明の上記目的は、平坦でな
い層の表面上に実質的に平坦な上面を有する比較
的厚いマスク材料を設けることによつて達成され
る。上記表面の隆起部分が露出される迄、選択的
に除去されるべき領域上の等しい厚さのマスク材
料を均一に除去するために、食刻又はフオトレジ
ストの現像の如き除去的方法が行われる。それか
ら、マスク材料を経て露出された領域により限定
されている少くとも１つの材料層を除去するため
に食刻の如き選択的除去方法が行われる。この方
法は、半導体基板内に拡散により形成された導体
路上を通る導体層によつて不規則な表面が形成さ
れる半導体メモリ回路の製造に特に有用である。
この方法は、更にフオトリソグラフイ工程を必要
とするが、除去されるべき装置の隆起部分に関し
て自己整合が行われるで、上記フオトリソグラフ
イ工程は厳密な整合の許容範囲及びフオトレジス
トの選択的露光を必要とせず、構成素子の密度の
如き条件に於て厳密さを要しない。 次に、図面を参照して、本発明による方法をそ
の好実施例について更に詳細に説明する。 第１図に於て、好ましくは約２乃至12Ω−cmの
抵抗率を有するｐ型のシリコンから成る半導体基
板１０上に砒素をドープされた酸化物層１２が設
けられている。この酸化物層は、基板１０内に
PN接合を設けるための拡散源として働き得る、
約3000乃至5000Åの厚さを有する、ドープされた
酸化物層が設けられる様に適当な比率の気相のシ
ラン、アルシン、酸素及び窒素から成る化学的気
相付着用の雰囲気に上記基板１０を曝すことによ
つて設けられる。この化学的気相付着方法は米国
特許第3805736号の明細書に記載されている如き
装置中で約500℃に於て最も良好に達成される。 当業者によつて理解され得る如く、製造方法に
於ける主要な処理工程の各々の前後に種々の清浄
化、検査及びテストの工程が用いられ得る。酸に
よる浸漬、脱イオン水による洗浄、及び気相乾燥
工程の如き清浄化の工程は通常、製造方法に於け
る種々の汚染源に対する製品の敏感度に応じて多
少の程度に施される。更に、製造されている装置
の種類に応じて、更に種々の工程がその方法のシ
ークエンス中に含まれ得る。例えば、本明細書に
記載されている如きダイナミツク・メモリ回路の
製造に於ては、処理中に基板に存在する又は生じ
た種々の欠陥中心によつて生じる漏洩電流を減少
させるために、IBM Technical Disclosure Bulletin 、1977年４月号、第4091頁に
於ける“Gettering by Ion Implantation”と題
するJ.B.Dinklage等による論文に記載されている
如く、半導体基板中にゲツタリングを施すことが
望ましい場合がある。 ドープされた酸化物層１２が付着された後、拡
散された接合が望ましい場合には、基板１０の上
面に於ける領域のすべてを限定するためにフオト
リソグラフイを用いてマスク工程が施される。そ
れから、ドープされた酸化物層１２が湿式食刻技
術により、例えば弗化アンモニウムで緩衝された
弗化水素酸中に於て食刻される。フオトレジス
ト・マスクが除去された後、ドープされた酸化物
領域１４及び１６が第２図に示されている如く基
板１０の表面上に残される。通常は極めて多数の
ドープされた酸化物領域が単一の基板中に形成さ
れるが、図には本発明による方法の説明に適した
集積回路基板の１部に於ける２つの該領域しか示
されていない。領域１４は実際には図の平面に垂
直に延びている長い線であつてビツト／感知線に
対応し、領域１６は領域１４に近接して配置され
ている或る分離されたキヤパシタ領域に対応す
る。 領域１４及び１６が限定された後、米国特許第
3790404号の明細書に記載されている装置により
供給される如き酸化／ドライブ・イン用の雰囲気
中に基板が配置される。この工程は好ましくは酸
素及び約１乃至３％の塩化水素を含む雰囲気中で
約1100℃に於て行われ、その結果、第３図に示さ
れている如く、ドープされた酸化物領域１４及び
１６により覆われていない基板表面上に熱的２酸
化シリコン層１８が形成されそしてドープされれ
た酸化物領域１４及び１６中の砒素が基板１０中
に拡散されて、単一のFETとキヤパシタとから
成るメモリ・セルの拡散されたビツト／感知線及
び記憶ノードのためのN⁺型拡散領域２０及び２
２が形成される。 上記ドライブ・イン工程に続いて、後に上の導
体層に容量結合される必要のある拡散領域の上の
ドープされた酸化物領域が選択的に除去され得る
様にパターン化されている、厳密さを要しない遮
蔽マスク（図示せず）が設けられる。上記遮蔽マ
スクが除去され、そして残されているドープされ
た酸化物領域１４に近接して上記遮蔽マスクの下
に先に配置されている残されている熱的２酸化シ
リコン層１８を除去するために、前述の米国特許
第3975220号の明細書に記載されている如く浸漬
食刻が行われる。この工程の結果が第４図に示さ
れている。ビツト／感知線の実効容量を減少させ
るために、ビツト／感知線拡散領域２０上にドー
プされた酸化物領域１４が残されている。 次に、第５図に示されている如く、約300Åの
薄い熱的２酸化シリコン層２４が酸素／塩化水素
の雰囲気中で約1000℃に於て成長される。層２４
はドープされた酸化物領域が存在している領域を
除くすべての露出されたウエハ表面を被覆する。
この工程も、前述の米国特許第3790404号の明細
書に記載されている型の装置中で行われ得る。次
に、約200Åの厚さを有する窒化シリコン層２６
がシラン及びアンモニアの雰囲気から約900℃に
於て付着される。窒化シリコン層２６が付着され
た後、約3000Åの厚さを有する硼素をドープされ
た多結晶シリコン層２８が水素，シラン、及び水
素化硼素の雰囲気から約600℃に於て付着され
る。これらの最後の２つの工程は米国特許第
3805763号の明細書に記載されている如く単一の
装置中に於て順次行われ得る。 第５図から理解され得る様に、後にフイール
ド・シールドを形成するために限定されるドープ
された多結晶シリコン層２８は、ドープされた酸
化物領域１４で覆われているビツト／感知線拡散
領域２０上を通り、該領域と容量結合されてい
る。前述の米国特許第3841926号及び第3975220号
の明細書に記載されている従来の方法に於ては、
製造方法のこの時点に於て拡散領域２０及び２２
の間の基板上の多結晶シリコン層２８を食刻によ
り除去し、該層２８を酸化し、そしてその酸化さ
れた層２８の表面上にワード線のためのアルミニ
ウム導体層を付着することによつて、メモリ・セ
ルが完成された。酸化された多結晶シリコン層２
８の一部は、拡散領域２２上にセルのための記憶
キヤパシタの一方のプレートを設けそして拡散領
域２２の周囲の基板上にフイールド・シールドを
設けるために、記憶ノード拡散領域２２上に残さ
れた。層２８の他の一部は、ビツト／感知線拡散
領域２０上にその長さ全体に亘つて残され、従つ
てドープされた酸化物領域１４を維持することに
よりキヤパシタ・プレート、拡散領域２０、及び
導電性多結晶シリコン層２８の間の距離を増すこ
とによつて達成された容量の効果的な減少にも拘
らず、相当な結合容量を構成することになる。 本発明による方法に於ては、多結晶シリコン層
２８の一部が厳密さを要しないフオトリソグラフ
イを用いた食刻方法によつて除去され、その結果
メモリ・セルの配列体に於けるビツト／感知線の
実効容量が相当に減少される。 多結晶シリコン層２８が付着された後、比較的
厚いフオトレジスト・マスク層３０が基板上に設
けられる。層３０は、第６図に示されている如く
層２８の全体を覆いそして実質的に平坦な表面を
形成するに充分な厚さを有する。一般的に用いら
れている層３０のための適当なポジテイブ型フオ
トレジストはShipley社製のAZ1350J（商品名）
である。AZ1350Jは、エチレン−グリコール−モ
ノエチルエーテル・アセタート中に溶解された、
ｍ−クレゾール・ホルムアルデヒド・ノボラツク
樹脂及びジアゾ・ケトン増感剤から成る感光性重
合体であり、米国特許第3827908号の明細書に記
載されている如き付着促進剤を含み得る。このフ
オトレジストは、基板の表面上に充分な材料を保
持させて実質的に平坦な表面を形成し得る任意の
簡便な方法によつて付着され得る。それから、こ
のフオトレジストが硬化されるに充分な時間の
間、約95℃に於て硬化される。 次に、第７図に示される如く、残されているド
ープされた酸化物領域１４上を通る多結晶シリコ
ン層２８の部分だけが露出される様に、フオトレ
ジスト・マスク層３０が始めの表面３２から均一
な深さＬ迄部分的に除去される。層３０の上部を
除去するために用いられる方法は、深さＬに達し
た後にその処理を終了させ得る除去速度を有して
いれば、厳密さを要しない。基板領域全体からフ
オトレジストを除去することが好ましいのでマス
クは不要であるが、残したい層２８の幾つかの隆
起部分上に遮蔽マスクを用いてもよい。適当な除
去方法には、露光された層を除去するために標準
的な現像剤が用いられ得る様にフオトレジスト・
マスク層３０を深さＬ迄全面露光する方法、例え
ば米国特許第3649393号の明細書に記載されてい
る如く、現像を深さＬに制御するために充分な速
度迄現像速度を減少させるために中位の密度のフ
イルタを経てフオトレジストの全面を均一に露光
する方法、米国特許第4089766号の明細書に記載
されている如く、過マンガン酸カリウムを含む隣
酸の如き現像液により露光されていないフオトレ
ジスト・マスク層２８を均一に除去する方法、及
び反応性イオン食刻又はスパツタリングにより除
去する方法等がある。均一な層のフオトレジスト
が除去されるので、自己整合が達成され、第７図
に示されている如く残されているフオトレジス
ト・マスク層を経て突出している覆われた基板の
部分だけが選択的に露出される。 フオトレジスト・マスク層３０の一部が除去さ
れた後、露出された多結晶シリコン層２８が適当
な食刻剤により、例えば容量比７：４：１の、硝
酸と、水と、５容量部の40％弗化アンモニウム及
び１容量部の48％弗化水素酸を含む緩衝された弗
化水素酸とから成る溶液によつて、第８図に示さ
れている如く、選択的に食刻される。この工程
は、ビツト／感知線拡散領域２０上に於ける実質
的にすべての多結晶シリコン層２８を効果的に除
去して、比較的長いビツト／感知線拡散領域と該
領域に近接する導電性多結晶シリコン層２８の部
分との間に於ける潜在的な寄生容量結合の大部分
を効果的に除く。 層２８の自己整合された食刻の後、残されてい
る部分のフオトレジスト・マスク層３０がｎ−メ
チルピロリドンを用いる方法の如き従来のフオト
レジスト剥離方法によつて除去される。この工程
に於ては、第９図に示されている如く、基板は第
５図に示されている処理の時点のまま保たれてい
るが、導電性多結晶シリコン層２８は残されてい
るドープされた酸化物領域１４上に於ける選択さ
れた領域、特にビツト／感知線拡散領域２０上か
ら除去されている。 以後、製造方法は実質的に前述の米国特許第
3841926号の明細書に記載されている如く次の様
にして続けられる。自己整合を達成するフオトレ
ジスト・マスク層３０が剥離された後、第１０図
に示されている如く、MOSFETゲート領域を必
要とする多結晶シリコン層２８の部分を食刻する
ためにもう１つのフオトリソグラフイ工程が用い
られる。図に示されている如く、この工程は層２
８中に先に食刻された領域を拡大する様に思われ
るが、実際に於てその食刻は複数個の分離された
記憶ノード拡散領域２２の各々がビツト／感知線
拡散領域２０に結合されることを可能にする比較
的小さい領域を有するゲート領域に限定される。
ゲート領域を食刻するために必要なフオトレジス
ト・マスク層３４に於ける整合の僅かな誤りはビ
ツト／感知線の容量に何ら実質的な影響を与え
ず、ドープされた酸化物領域１４上の多結晶シリ
コン層２８を除去するためのフオトレジスト・マ
スク層３０に於ける整合の誤りはチツプ毎にビツ
ト／感知線の容量に許容し得ない大きな変動を与
えて一定の性能を有しないメモリ配列体を生ぜし
める。 ゲート領域が限定された後、２酸化シリコン層
３６を形成するために、残されている多結晶シリ
コン層２８の部分が酸素／塩化水素の雰囲気中で
約1000℃に於て熱酸化される。この酸化工程は、
多結晶シリコン層２８の厚さ及び側面の部分を減
少させることにより、第１１図に示されている如
く、多結晶シリコン層２８とビツト／感知線拡散
領域２０との間の容量結合の程度を更に減少させ
る。 最後に、ゲート電極及び導電性のワード線を設
けるために、銅をドープされたアルミニウムの如
き導体層３８がましくなリフト・オフ方法又は保
護膜を用いた（shadowing）方法によつて蒸着さ
れる。メモリ配列体の製造に於てはメモリとして
完全に用いられるために更に表面安定化層及び導
体層が必要とされるが、導体層３８が付着された
後は、ビツト／感知線拡散領域２０、導体層３８
に於けるゲート電極、記憶ノード拡散領域２２、
及びキヤパシタ・プレート（拡散領域２２上の層
２８の部分）を含むメモリ・セルは完全な機能を
有しており、テスト可能である。隣接する記憶ノ
ード拡散領域２２相互間の分離は、領域２０及び
２２の間の導体層３８に於けるゲート電極の下の
部分を除くそれらの領域に隣接する基板１０の表
面が永久的に非導通状態にバイアスされる様に、
多結晶シリコン層２８上に基準電位を与えること
によつて行われる。これは、基板１０及び多結晶
シリコン層２８の両方を負の電圧源に接続するこ
とによつて達成され得る。 以上に於て、本発明による方法をその一好実施
例について説明したが、層２８の隆起部分の如き
表面の不規則性が、第６図乃至第９図に関して説
明された工程のシークエンスによつて平坦化され
得ることは当業者に明らかである。即ち、例えば
フオトレジストの如きマスク材料で不規則な表面
を覆い、除去したい隆起部分が露出する迄上記マ
スク材料の上部を均一に除去し、上記表面の露出
された領域を選択的に除去し、それから残されて
いるマスク材料を除去することによつて、上記平
坦化が達成される。

【図面の簡単な説明】

第１図乃至第５図はダイナミツク・メモリ素子
を製造するための従来の方法による処理の始めの
種々の段階に於ける半導体基板を概略的に示して
いる縦断面図であり、第６図乃至第１１図は本発
明による方法による処理の種々の段階に於ける半
導体基板を概略的に示している縦断面図であつ
て、第６図は第５図の構造体に付着された自己平
坦化を行うフオトレジスト層を示し、第７図は除
去されるべき導体層の露出された部分を示し、第
８図及び第９図は各々導体層の食刻及びフオトレ
ジスト層の除去後の構造体を示し、第１０図及び
第１１図は更に従来の方法による処理工程が施さ
れた後の構造体を示している。 １０……半導体基板、１２……砒素をドープさ
れた酸化物層、１４，１６……砒素をドープされ
た酸化物領域、１８，２４，３６……２酸化シリ
コン層、２０……ビツト／感知線拡散領域、２２
……記憶ノード拡散領域、２６……窒化シリコン
層、２８……硼素をドープされた多結晶シリコン
層、３０，３４……フオトレジスト・マスク層、
３８……導体層。

Claims (1)

1. 【特許請求の範囲】 １ 第１導電型の半導体基板を準備し、 前記基板の表面に第２導電型の不純物を含む酸
   化物の第１誘電体層を設けて所定のパターンを形
   成し、 前記第１誘電体層のパターンから前記第２導電
   型の不純物を拡散させて前記基板に少くともビツ
   ト線拡散領域を形成し、 前記第１誘電体層を選択的に除去して前記ビツ
   ト線拡散領域の上に前記第１誘電体層を残し、 前記基板の表面に前記第１誘電体層よりも薄い
   第２誘電体層を形成し、 前記第１及び第２誘電体層の上に多結晶シリコ
   ンの第１導体層を形成し、 前記第１導体層の上に平坦な上面を有するマス
   ク層を形成し、 前記マスク層を均一に除去して残した前記第１
   誘電体層の上の前記第１導体層を部分的に露出さ
   せ、 露出した前記第１導体層を除去し、 前記マスク層の残つている部分を除去し、 前記ビツト線拡散領域に隣接したゲート領域上
   の前記第１導体層を除去し、 前記第１導体層の表面を酸化した後、ゲート電
   極及びワード線用の第２導体層を形成することか
   ら成る半導体メモリ装置の製造方法。