JPS6244703B2 - - Google Patents
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- JPS6244703B2 JPS6244703B2 JP54071785A JP7178579A JPS6244703B2 JP S6244703 B2 JPS6244703 B2 JP S6244703B2 JP 54071785 A JP54071785 A JP 54071785A JP 7178579 A JP7178579 A JP 7178579A JP S6244703 B2 JPS6244703 B2 JP S6244703B2
- Authority
- JP
- Japan
- Prior art keywords
- temperature
- resistance
- semiconductor strain
- bridge
- series
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/50—Devices controlled by mechanical forces, e.g. pressure
Landscapes
- Measuring Fluid Pressure (AREA)
- Pressure Sensors (AREA)
Description
【発明の詳細な説明】
本発明は半導体ストレインゲージブリツジ回路
に係り、特に温度変化にともなう零点の変化を補
償するのに好適なブリツジ回路に関するものであ
る。
に係り、特に温度変化にともなう零点の変化を補
償するのに好適なブリツジ回路に関するものであ
る。
一般に、半導体ストレインゲージは、ｎ型シリ
コンチツプ上にｐ型不純物を拡散させて製作され
る。このシリコンチツプに歪みを発生させると、
半導体ストレインゲージの抵抗値が変化するの
で、これを利用して差圧または圧力等の測定が行
われる。しかし、半導体ストレインゲージは、ダ
イオード等の半導体素子と同様、温度に敏感で、
例えば、抵抗値が約0.2％／degの割合で変化す
る。また、不純物拡散によるため抵抗値のばらつ
きが大きい。そのため、半導体ストレインゲージ
を用いて差圧または圧力を測定する場合は、感度
を向上させると同時に温度影響の低減をはかるた
め、第１図に示すように、４アクテイブのホイー
トストブリツジ回路（本発明では単にブリツジ回
路と呼ぶことにする。）を構成し、電流Ｉで励起
して、ブリツジ出力ΔＥに置換して測定を行うこ
とが多い。
コンチツプ上にｐ型不純物を拡散させて製作され
る。このシリコンチツプに歪みを発生させると、
半導体ストレインゲージの抵抗値が変化するの
で、これを利用して差圧または圧力等の測定が行
われる。しかし、半導体ストレインゲージは、ダ
イオード等の半導体素子と同様、温度に敏感で、
例えば、抵抗値が約0.2％／degの割合で変化す
る。また、不純物拡散によるため抵抗値のばらつ
きが大きい。そのため、半導体ストレインゲージ
を用いて差圧または圧力を測定する場合は、感度
を向上させると同時に温度影響の低減をはかるた
め、第１図に示すように、４アクテイブのホイー
トストブリツジ回路（本発明では単にブリツジ回
路と呼ぶことにする。）を構成し、電流Ｉで励起
して、ブリツジ出力ΔＥに置換して測定を行うこ
とが多い。
しかし、ブリツジ回路を構成しても、半導体ス
トレインゲージR1〜R4の抵抗値および抵抗温度
係数のばらつきが大きい場合は、ブリツジ出力Δ
Ｅが温度によつて変化する。そこで、従来は半導
体ストレインゲージR1〜R4の抵抗値および抵抗
温度係数のばらつきにより生じるブリツジ回路の
ブリツジ出力ΔＥを零にするため、第２図に示す
ように、半導体ストレインゲージR1とR4を含む
ブリツジ回路のそれぞれの辺に半導体ストレイン
ゲージR1，R4と直列にそれぞれ零点補償直列抵
抗ＲS1，ＲS4を接続し、また、４つの辺にそれぞ
れ零点補償並列抵抗ＲP1〜ＲP4を並列に接続する
ようにしている。ただし、並列抵抗ＲP1〜ＲP4お
よび直列抵抗ＲS1，ＲS4としては金属皮膜抵抗等
の抵抗温度係数の極めて小さい抵抗体を用いて、
半導体ストレンゲージR1〜R4の抵抗値のばらつ
きおよび抵抗温度係数の１次成分のばらつきによ
り生ずるブリツジ出力を零にするようにしてい
る。
トレインゲージR1〜R4の抵抗値および抵抗温度
係数のばらつきが大きい場合は、ブリツジ出力Δ
Ｅが温度によつて変化する。そこで、従来は半導
体ストレインゲージR1〜R4の抵抗値および抵抗
温度係数のばらつきにより生じるブリツジ回路の
ブリツジ出力ΔＥを零にするため、第２図に示す
ように、半導体ストレインゲージR1とR4を含む
ブリツジ回路のそれぞれの辺に半導体ストレイン
ゲージR1，R4と直列にそれぞれ零点補償直列抵
抗ＲS1，ＲS4を接続し、また、４つの辺にそれぞ
れ零点補償並列抵抗ＲP1〜ＲP4を並列に接続する
ようにしている。ただし、並列抵抗ＲP1〜ＲP4お
よび直列抵抗ＲS1，ＲS4としては金属皮膜抵抗等
の抵抗温度係数の極めて小さい抵抗体を用いて、
半導体ストレンゲージR1〜R4の抵抗値のばらつ
きおよび抵抗温度係数の１次成分のばらつきによ
り生ずるブリツジ出力を零にするようにしてい
る。
しかしながら、第２図では、半導体ストレイン
ゲージR1〜R4の抵抗温度係数の２次成分のばら
つきにより生ずるブリツジ出力ΔＥを零にするこ
とができず、しかも、半導体ストレインゲージ
R1〜R4の抵抗値および抵抗温度係数のばらつき
が大きい場合は、抵抗ＲP1〜ＲP4，ＲS1，ＲS2を
付加しても、抵抗温度係数の２次成分のばらつき
にもとずく温度影響値がかなり大きくなるという
欠点がある。
ゲージR1〜R4の抵抗温度係数の２次成分のばら
つきにより生ずるブリツジ出力ΔＥを零にするこ
とができず、しかも、半導体ストレインゲージ
R1〜R4の抵抗値および抵抗温度係数のばらつき
が大きい場合は、抵抗ＲP1〜ＲP4，ＲS1，ＲS2を
付加しても、抵抗温度係数の２次成分のばらつき
にもとずく温度影響値がかなり大きくなるという
欠点がある。
本発明は上記に鑑みてなされたもので、その目
的とするところは、半導体ストレインゲージの抵
抗温度係数の１次係数と２次係数のばらつきによ
るブリツジ出力の零点に対する温度影響を補償す
ることができる半導体ストレインゲージブリツジ
回路を提供することにある。
的とするところは、半導体ストレインゲージの抵
抗温度係数の１次係数と２次係数のばらつきによ
るブリツジ出力の零点に対する温度影響を補償す
ることができる半導体ストレインゲージブリツジ
回路を提供することにある。
本発明の特徴は、ブリツジ回路を構成している
すべての半導体ストレインゲージに抵抗温度係数
が小さい固定抵抗を並列接続するとともに上記ブ
リツジ回路の固定抵抗を並列に接続した半導体ス
トレインゲージを含む辺のうち少なくとも一辺に
抵抗値の温度特性が非線形の感温素子を直列に接
続した点にある。
すべての半導体ストレインゲージに抵抗温度係数
が小さい固定抵抗を並列接続するとともに上記ブ
リツジ回路の固定抵抗を並列に接続した半導体ス
トレインゲージを含む辺のうち少なくとも一辺に
抵抗値の温度特性が非線形の感温素子を直列に接
続した点にある。
以下本発明を第３図、第４図、第７図に示した
実施例および第５図、第６図を用いて詳細に説明
する。
実施例および第５図、第６図を用いて詳細に説明
する。
第３図は本発明の半導体ストレインゲージブリ
ツジ回路の一実施例を示す回路図である。第３図
において、R1〜R4は半導体ストレインゲージな
らびにそれぞれの抵抗値、ＲS1，ＲS4はそれぞれ
半導体ストレインゲージR1，R4に直列に接続し
た金属皮膜抵抗等の抵抗温度係数の極めて小さい
直列抵抗ならびにそれぞれの抵抗値、ＲP1，ＲP4
はそれぞれ半導体ストレインゲージR1〜R4（直
列抵抗ＲS1，ＲS4を含む。）に並列に接続した金
属皮膜抵抗等の抵抗温度係数の極めて小さい並列
抵抗ならびにそれぞれの抵抗値である。ところ
で、本発明においては、ブリツジ回路の半導体ス
トレインゲージR1，R4を含む辺のそれぞれ並列
抵抗ＲP1，ＲP4が並列に接続された半導体ストレ
インゲージR1，R4と直列抵抗ＲS1，ＲS4とが直列
に接続された回路に直列にそれぞれ抵抗値の温度
特性が非線形の感温素子Ｒx1，Ｒx2（それぞれ抵
抗値も示す。）を接続した。DSは直流電源であ
る。
ツジ回路の一実施例を示す回路図である。第３図
において、R1〜R4は半導体ストレインゲージな
らびにそれぞれの抵抗値、ＲS1，ＲS4はそれぞれ
半導体ストレインゲージR1，R4に直列に接続し
た金属皮膜抵抗等の抵抗温度係数の極めて小さい
直列抵抗ならびにそれぞれの抵抗値、ＲP1，ＲP4
はそれぞれ半導体ストレインゲージR1〜R4（直
列抵抗ＲS1，ＲS4を含む。）に並列に接続した金
属皮膜抵抗等の抵抗温度係数の極めて小さい並列
抵抗ならびにそれぞれの抵抗値である。ところ
で、本発明においては、ブリツジ回路の半導体ス
トレインゲージR1，R4を含む辺のそれぞれ並列
抵抗ＲP1，ＲP4が並列に接続された半導体ストレ
インゲージR1，R4と直列抵抗ＲS1，ＲS4とが直列
に接続された回路に直列にそれぞれ抵抗値の温度
特性が非線形の感温素子Ｒx1，Ｒx2（それぞれ抵
抗値も示す。）を接続した。DSは直流電源であ
る。
一般の半導体と同様、半導体ストレインゲージ
R1〜R4は、高い抵抗温度係数をもち、その抵抗
値を式で表わすと、 Ｒi＝R0（１＋αＴ） ………(1) ここに、ｉ＝１、２、３、４ R0；基準温度における抵抗値 α ；抵抗温度係数 Ｔ ；基準温度からの温度差 となる。いま、例えば、これらの抵抗値Ｒiの基
準温度における抵抗値および抵抗温度係数のばら
つきがΔｒi、Δαiであるとすると、第１図にお
いて、励起電流Ｉを流すと、ブリツジ出力ΔＥ
は、 ΔＥ＝｛（−Δr1＋Δr2−Δr3＋Δr4）／４ ＋（−Δα１＋Δα２−Δα３ ＋Δα４）／４｝R0（１＋αＴ）Ｉ ………(2) となり、入力（歪）が零であつても、ブリツジ出
力ΔＥは零にならない。
R1〜R4は、高い抵抗温度係数をもち、その抵抗
値を式で表わすと、 Ｒi＝R0（１＋αＴ） ………(1) ここに、ｉ＝１、２、３、４ R0；基準温度における抵抗値 α ；抵抗温度係数 Ｔ ；基準温度からの温度差 となる。いま、例えば、これらの抵抗値Ｒiの基
準温度における抵抗値および抵抗温度係数のばら
つきがΔｒi、Δαiであるとすると、第１図にお
いて、励起電流Ｉを流すと、ブリツジ出力ΔＥ
は、 ΔＥ＝｛（−Δr1＋Δr2−Δr3＋Δr4）／４ ＋（−Δα１＋Δα２−Δα３ ＋Δα４）／４｝R0（１＋αＴ）Ｉ ………(2) となり、入力（歪）が零であつても、ブリツジ出
力ΔＥは零にならない。
抵抗温度係数のばらつきΔαiは、温度に対す
る１次項および２次項まで考えなければならず、 Δαi＝ａiＴ＋ｂiT2 ………(3) ここに、ａi；温度に対する１次係数 ｂi；温度に対する２次係数 で示される。
る１次項および２次項まで考えなければならず、 Δαi＝ａiＴ＋ｂiT2 ………(3) ここに、ａi；温度に対する１次係数 ｂi；温度に対する２次係数 で示される。
本発明のように、第３図に示すブリツジ回路と
すると、励起電流Ｉとブリツジ出力ΔＥとの関係
は（歪が零の場合）、 ΔＥ≒｛Δｒ＋ΔaT＋ΔbT2｝R0（１＋α
Ｔ）／4I ＋｛−（１＋αＴ）（y2＋y4−y1−y3） ＋（１／１＋αＴ）（x4−x1）｝R0（１＋αＴ）／4I ＋（k4−k1）（１＋δＴ）R0／4I ………(4) ここに、Δｒ＝Δr2＋Δr4−Δr1−Δr3 ΔaT＝Δa2T＋Δa4T−Δa1T−Δa3T ΔbT＝Δb2T2＋Δb4T2−Δb1T2−Δb3T2 ｘi＝ＲSi／R0 ｙi＝R0／ＲPi ＲXi＝R0ki（１＋δＴ） δＴ＝C1T＋C2T2 となる。したがつて、(4)式が温度に関して零とな
るように、ＲP1〜ＲP4，ＲS1，ＲS4，Ｒx1，Ｒx2
の値を決めることが可能であり、そのようにし
て、零点温度補償（本発明では半導体ストレイン
ゲージR1〜R4に歪をかけないときに温度が変化
してもブリツジ出力ΔＥが零になるようにするこ
とをいう。）を実現することができる。
すると、励起電流Ｉとブリツジ出力ΔＥとの関係
は（歪が零の場合）、 ΔＥ≒｛Δｒ＋ΔaT＋ΔbT2｝R0（１＋α
Ｔ）／4I ＋｛−（１＋αＴ）（y2＋y4−y1−y3） ＋（１／１＋αＴ）（x4−x1）｝R0（１＋αＴ）／4I ＋（k4−k1）（１＋δＴ）R0／4I ………(4) ここに、Δｒ＝Δr2＋Δr4−Δr1−Δr3 ΔaT＝Δa2T＋Δa4T−Δa1T−Δa3T ΔbT＝Δb2T2＋Δb4T2−Δb1T2−Δb3T2 ｘi＝ＲSi／R0 ｙi＝R0／ＲPi ＲXi＝R0ki（１＋δＴ） δＴ＝C1T＋C2T2 となる。したがつて、(4)式が温度に関して零とな
るように、ＲP1〜ＲP4，ＲS1，ＲS4，Ｒx1，Ｒx2
の値を決めることが可能であり、そのようにし
て、零点温度補償（本発明では半導体ストレイン
ゲージR1〜R4に歪をかけないときに温度が変化
してもブリツジ出力ΔＥが零になるようにするこ
とをいう。）を実現することができる。
第４図は第３図の感温素子Ｒx1，Ｒx2の一実施
例を示すもので、図に示すように、サーミスタＲ
Tと補正抵抗Ｒaからなる並列回路に補正抵抗Ｒb
を直列に接続した構成とし、補正抵抗Ｒa，Ｒbを
調整することにより、ブリツジ出力ΔＥに対する
半導体ストレインゲージR1〜R4の抵抗温度係数
の２次係数によつて生ずる温度影響を打ち消すよ
うにする。
例を示すもので、図に示すように、サーミスタＲ
Tと補正抵抗Ｒaからなる並列回路に補正抵抗Ｒb
を直列に接続した構成とし、補正抵抗Ｒa，Ｒbを
調整することにより、ブリツジ出力ΔＥに対する
半導体ストレインゲージR1〜R4の抵抗温度係数
の２次係数によつて生ずる温度影響を打ち消すよ
うにする。
第５図は第２図による場合の零点温度補償結果
を示す線で、この場合は、−50〜＋100℃の温度変
化でブリツジ出力ΔＥがフルスケールに対して約
３％変化している。これに対して本発明の第３図
に示す実施例によれば、第６図に示すように、そ
れが0.5％以下となり、良好な結果が得られる。
なお、影響値が第５図とは逆の特性になる場合で
も良好な補償が可能である。
を示す線で、この場合は、−50〜＋100℃の温度変
化でブリツジ出力ΔＥがフルスケールに対して約
３％変化している。これに対して本発明の第３図
に示す実施例によれば、第６図に示すように、そ
れが0.5％以下となり、良好な結果が得られる。
なお、影響値が第５図とは逆の特性になる場合で
も良好な補償が可能である。
次に、(4)式が誘導される根拠について説明す
る。第７図は半導体ストレインゲージR1〜R4を
含むブリツジの各辺に零点補償直列抵抗ＲS1〜Ｒ
S4、零点補償並列抵抗Ｒp1〜Ｒp4および感温素子
Ｒx1〜Ｒx4を接続した場合のブリツジ回路図であ
る。以下、第７図のブリツジ回路図を用いてブリ
ツジ出力△Ｅの一般式を求める。
る。第７図は半導体ストレインゲージR1〜R4を
含むブリツジの各辺に零点補償直列抵抗ＲS1〜Ｒ
S4、零点補償並列抵抗Ｒp1〜Ｒp4および感温素子
Ｒx1〜Ｒx4を接続した場合のブリツジ回路図であ
る。以下、第７図のブリツジ回路図を用いてブリ
ツジ出力△Ｅの一般式を求める。
まず、各素子は次のように表わされる（ただ
し、ｉ＝１〜４）。
し、ｉ＝１〜４）。
ここで、未知数であるｋi、△ｒi、△αi、ｙi、
ｘiは次のように設定するため、以下の計算では
これらの未知数の２次項は省略する。
ｘiは次のように設定するため、以下の計算では
これらの未知数の２次項は省略する。
ｋi≪１、△ｒi≪１、△αi≪１、ｙi≪１、ｘi
≪１ ………(6) ブリツジの各辺の合成抵抗値Ｒ* iは次のよう
に求められる。
≪１ ………(6) ブリツジの各辺の合成抵抗値Ｒ* iは次のよう
に求められる。
(7)式の分子、分母にｙiを乗じて整理すると、
ｘi・ｙi＝０、ｙi（１＋αＴ）（１＋△ｒi＋△α
i）＝ｙi（１＋αＴ）であるから、 Ｒ* i＝Ｒ０〔｛（１＋αＴ）（１＋△ｒｉ＋△αｉ）＋ｘｉ｝＋ｋｉ（１＋δＴ）｛ｙｉ（１＋αＴ）＋１｝〕
／ｙｉ（１＋αＴ）＋１ ここに、ｋi・ｙi（１＋αＴ）＝０であるから Ｒ* i＝Ｒ０｛（１＋αＴ）（１＋△ｒｉ＋△αｉ）＋ｘｉ＋ｋｉ（１＋δＴ）／１＋ｙｉ（１＋αＴ） ここに、ａ≪１の場合、１／１＋ａ＝１−ａであるか ら Ｒ* i＝R0｛（１＋αＴ）（１＋△ｒi＋△αi）＋ｘi＋ｋi（１＋δＴ）｝｛１−ｙi（１＋αＴ）｝ ここに、ｙi（１＋αＴ）・（１＋αＴ）（１＋△
ｒi＋△αi）＝ｙi（１＋αＴ）２、ｘi・ｙi＝ｙi・
ｋi＝０であるから、 Ｒ* i＝R0（１＋αＴ）｛１＋△ｒi＋△αi＋ｘｉ／１＋αＴ＋ｋi１＋δＴ／１＋αＴ−ｙi（１＋αＴ）｝………(8
) (8)式より△Ｅ*の一般式を求めると次のようにな
る。
ｘi・ｙi＝０、ｙi（１＋αＴ）（１＋△ｒi＋△α
i）＝ｙi（１＋αＴ）であるから、 Ｒ* i＝Ｒ０〔｛（１＋αＴ）（１＋△ｒｉ＋△αｉ）＋ｘｉ｝＋ｋｉ（１＋δＴ）｛ｙｉ（１＋αＴ）＋１｝〕
／ｙｉ（１＋αＴ）＋１ ここに、ｋi・ｙi（１＋αＴ）＝０であるから Ｒ* i＝Ｒ０｛（１＋αＴ）（１＋△ｒｉ＋△αｉ）＋ｘｉ＋ｋｉ（１＋δＴ）／１＋ｙｉ（１＋αＴ） ここに、ａ≪１の場合、１／１＋ａ＝１−ａであるか ら Ｒ* i＝R0｛（１＋αＴ）（１＋△ｒi＋△αi）＋ｘi＋ｋi（１＋δＴ）｝｛１−ｙi（１＋αＴ）｝ ここに、ｙi（１＋αＴ）・（１＋αＴ）（１＋△
ｒi＋△αi）＝ｙi（１＋αＴ）２、ｘi・ｙi＝ｙi・
ｋi＝０であるから、 Ｒ* i＝R0（１＋αＴ）｛１＋△ｒi＋△αi＋ｘｉ／１＋αＴ＋ｋi１＋δＴ／１＋αＴ−ｙi（１＋αＴ）｝………(8
) (8)式より△Ｅ*の一般式を求めると次のようにな
る。
ここで、(9)式の分子は、
分子＝Ｉ・Ｒ２ ０（１−αＴ）２〔１＋｛△r2＋△α２ｘ２／１＋αＴ＋k2１＋δＴ／１＋αＴ−y2（１＋αＴ）｝
〕 ・〔１＋｛△r4＋△α４＋ｘ４／１＋αＴ＋k4１＋δＴ／１＋αＴ−y4（１＋αＴ）｝〕−Ｉ・Ｒ２ ０（１＋αＴ
）２〔１ ＋｛△r1＋…−y1（１＋αＴ）｝〕・〔１＋｛△r3＋…−y1（１＋αＴ）｝〕 ＝Ｉ・Ｒ２ ０（１＋αＴ）２｛（△r2＋△r4−△r1−△r3）＋（△α２＋△α４−△α１−△α３） ＋１／１＋αＴ（x2＋x4−x1−x3＋１＋δＴ／１＋αＴ（k2＋k4−k1−k3）−（１−αＴ）（y2＋y4−y1−y3）｝ ここで、 △r2＋△r4−△r1−△r3＝△ｒ △α２＋△α４−△α１−△α３ ＝（a2T＋b2T2）＋（a4T＋b4T2） −（a1T＋b1T2）−（a3T＋b3T2） ＝（a2＋a4−a1−a3）Ｔ＋（b2＋b4−b1−b3）T2 ＝△aT＋△bT とすれば、 分子＝Ｉ・Ｒ２ ０（１＋αＴ）２｛△ｒ＋△aT＋△bT2＋１／１＋αＴ（x2＋x4−x1−x3） ＋１＋δＴ／１＋αＴ（k2＋k4−k1−k3）−（１＋αＴ）（y2＋y4−y1−y3）｝ また、分母は、 以上により第７図のブリツジ出力△Ｅは、 △Ｅ＝（△ｒ＋△aT＋△bT2）Ｒ０（１＋αＴ）／４・
Ｉ ＋｛−（１＋αＴ）（y2＋y4−y1−y3） ＋１／（１＋αＴ）（x2＋x4−x1−x3）｝Ｒ０（１＋
αＴ）／４ ・Ｉ＋（k2＋k4−k1−k3）（１＋δＴ）Ｒ０／４・Ｉ ………(10) (10)式が得られるのは、次による。
〕 ・〔１＋｛△r4＋△α４＋ｘ４／１＋αＴ＋k4１＋δＴ／１＋αＴ−y4（１＋αＴ）｝〕−Ｉ・Ｒ２ ０（１＋αＴ
）２〔１ ＋｛△r1＋…−y1（１＋αＴ）｝〕・〔１＋｛△r3＋…−y1（１＋αＴ）｝〕 ＝Ｉ・Ｒ２ ０（１＋αＴ）２｛（△r2＋△r4−△r1−△r3）＋（△α２＋△α４−△α１−△α３） ＋１／１＋αＴ（x2＋x4−x1−x3＋１＋δＴ／１＋αＴ（k2＋k4−k1−k3）−（１−αＴ）（y2＋y4−y1−y3）｝ ここで、 △r2＋△r4−△r1−△r3＝△ｒ △α２＋△α４−△α１−△α３ ＝（a2T＋b2T2）＋（a4T＋b4T2） −（a1T＋b1T2）−（a3T＋b3T2） ＝（a2＋a4−a1−a3）Ｔ＋（b2＋b4−b1−b3）T2 ＝△aT＋△bT とすれば、 分子＝Ｉ・Ｒ２ ０（１＋αＴ）２｛△ｒ＋△aT＋△bT2＋１／１＋αＴ（x2＋x4−x1−x3） ＋１＋δＴ／１＋αＴ（k2＋k4−k1−k3）−（１＋αＴ）（y2＋y4−y1−y3）｝ また、分母は、 以上により第７図のブリツジ出力△Ｅは、 △Ｅ＝（△ｒ＋△aT＋△bT2）Ｒ０（１＋αＴ）／４・
Ｉ ＋｛−（１＋αＴ）（y2＋y4−y1−y3） ＋１／（１＋αＴ）（x2＋x4−x1−x3）｝Ｒ０（１＋
αＴ）／４ ・Ｉ＋（k2＋k4−k1−k3）（１＋δＴ）Ｒ０／４・Ｉ ………(10) (10)式が得られるのは、次による。
ところで、
であるから、
△ｒi、△αi（△ａ、△ｂも同じ）、ｘi、ｋi、ｙi
の２次項以上を無視して整理すると、 △Ｅ＝ＴＲ０（１＋αＴ）／４｛△ｒ＋△aT＋△bT2＋１／１＋αＴ（x2＋x4−x1−x3） ＋１＋δＴ／１＋αＴ（k2＋k4−k1−k3）−（１＋αＴ）（y2＋y4−y1−y3）｝ （△ｒ＋△aT＋△bT2）Ｒ０（１＋αＴ）／４Ｉ＋｛−（１＋αＴ）（y2＋y4−y1−y3） ＋１／１＋αＴ（x2＋x4−x1−x3）｝Ｒ０（１＋αＴ）／４Ｉ＋（k2＋k4−k1−k3）（１＋δＴ）Ｒ０／４Ｉ となり(10)式が得られる。よつて上記が第７図のブ
リツジ出力の一般式となる。
の２次項以上を無視して整理すると、 △Ｅ＝ＴＲ０（１＋αＴ）／４｛△ｒ＋△aT＋△bT2＋１／１＋αＴ（x2＋x4−x1−x3） ＋１＋δＴ／１＋αＴ（k2＋k4−k1−k3）−（１＋αＴ）（y2＋y4−y1−y3）｝ （△ｒ＋△aT＋△bT2）Ｒ０（１＋αＴ）／４Ｉ＋｛−（１＋αＴ）（y2＋y4−y1−y3） ＋１／１＋αＴ（x2＋x4−x1−x3）｝Ｒ０（１＋αＴ）／４Ｉ＋（k2＋k4−k1−k3）（１＋δＴ）Ｒ０／４Ｉ となり(10)式が得られる。よつて上記が第７図のブ
リツジ出力の一般式となる。
そこで、第３図と第７図のブリツジ回路を比較
した場合、第３図は第７図のブリツジ回路におい
て、ｘi、ｋiを、 とした場合に等しい。よつて(11)式を(10)式に代入し
て(4)式が得られる。
した場合、第３図は第７図のブリツジ回路におい
て、ｘi、ｋiを、 とした場合に等しい。よつて(11)式を(10)式に代入し
て(4)式が得られる。
上記したように、本発明の実施例によれば、半
導体ストレインゲージR1〜R4の抵抗温度係数の
２次係数のばらつきによるブリツジ出力ΔＥに対
する零点の温度影響を補償することができ、良好
な温度特性が得られる。
導体ストレインゲージR1〜R4の抵抗温度係数の
２次係数のばらつきによるブリツジ出力ΔＥに対
する零点の温度影響を補償することができ、良好
な温度特性が得られる。
第８図は本発明の他の実施例を示すブリツジ回
路図である。第８図においては、ブリツジ回路の
半導体ストレインゲージR1を含む辺にのみ、半
導体ストレインゲージR1に直列抵抗ＲS1が直列に
接続してあり、これに並列抵抗抵抗ＲP1を接続
し、さらに、この直並列回路に直列に感温素子Ｒ
x1を接続してある。この場合も、抵抗ＲS1，ＲP
１，Ｒx1の値を(4)式でΔＥが零になるように選定
することにより、良好な零点温度補償を行うこと
ができる。
路図である。第８図においては、ブリツジ回路の
半導体ストレインゲージR1を含む辺にのみ、半
導体ストレインゲージR1に直列抵抗ＲS1が直列に
接続してあり、これに並列抵抗抵抗ＲP1を接続
し、さらに、この直並列回路に直列に感温素子Ｒ
x1を接続してある。この場合も、抵抗ＲS1，ＲP
１，Ｒx1の値を(4)式でΔＥが零になるように選定
することにより、良好な零点温度補償を行うこと
ができる。
次に、第８図が第３図と同様に効果を示す理由
について説明する。先に求めた第７図のブリツジ
回路のブリツジ出力の一般式(10)式において、 とする。基準温度と基準温度との差がT1、T2の
３温度点t0，t1，t3で測定したときのブリツジ出
力△E0，△E1，△E2は次式で示される。
について説明する。先に求めた第７図のブリツジ
回路のブリツジ出力の一般式(10)式において、 とする。基準温度と基準温度との差がT1、T2の
３温度点t0，t1，t3で測定したときのブリツジ出
力△E0，△E1，△E2は次式で示される。
△E0＝Ｉ・Ｒ０／４（△ｒ−Ｙ＋Ｘ＋Ｋ）
△E1＝Ｉ・Ｒ０（１＋αＴ１）／４｛（△ｒ＋△aT1＋△bT1 2）−（１＋αT1）Ｙ
＋１／（１＋αＴ１）ｘ＋１−δＴ１／１＋αＴ１Ｋ｝
△E2＝Ｉ・Ｒ０（１＋αＴ２）／４｛（△ｒ＋△aT2＋△bT2 2）−（１＋αT2）Ｙ
＋１／（１＋αＴ２）ｘ＋１−δＴ２／１＋αＴ２Ｋ｝ ………(13)
ここで、R0、α、△ｒ、△αT1＋△bT1 2、△
aT2＋△bT2 2、δは実測値より得られる値である
から、異なる３温度点でのデータを用い、△Ｅj
＝０（ｊ＝０、１、２）とおくと、Ｘ、Ｙ、Ｋに
ついての三元連立方程式が得られる。よつてこれ
を解いて、ｘi、ｙi、ｋiが得られ、このとき異な
る３温度点t0，t1，t2でブリツジ出力△Ｅj＝０と
なる。
aT2＋△bT2 2、δは実測値より得られる値である
から、異なる３温度点でのデータを用い、△Ｅj
＝０（ｊ＝０、１、２）とおくと、Ｘ、Ｙ、Ｋに
ついての三元連立方程式が得られる。よつてこれ
を解いて、ｘi、ｙi、ｋiが得られ、このとき異な
る３温度点t0，t1，t2でブリツジ出力△Ｅj＝０と
なる。
第３図および第８図は(12)式において、Ｘ、Ｙ、
Ｋを次のように設定した場合である。第３図にお
いては、 第８図においては、 したがつて、第３図、第８図においても異なる
３温度点で△Ｅj＝０となるようにｘi、ｙi、ｋi
を設定可能であり、同様の効果が得られる。
Ｋを次のように設定した場合である。第３図にお
いては、 第８図においては、 したがつて、第３図、第８図においても異なる
３温度点で△Ｅj＝０となるようにｘi、ｙi、ｋi
を設定可能であり、同様の効果が得られる。
以上説明したように、本発明によれば、半導体
ストレインゲージの抵抗温度係数の１次係数と２
次係数のばらつきによるブリツジ出力の零点に対
する温度影響を補償できるので、良好な温度特性
のものとすることができるという顕著な効果があ
る。
ストレインゲージの抵抗温度係数の１次係数と２
次係数のばらつきによるブリツジ出力の零点に対
する温度影響を補償できるので、良好な温度特性
のものとすることができるという顕著な効果があ
る。
第１図は一般のブリツジ回路の回路図、第２図
は従来の零点温度補償をしたブリツジ回路の回路
図、第３図は本発明の半導体ストレインゲージブ
リツジ回路の一実施例を示す回路図、第４図は第
３図の感温素子の一実施例を示す構成図、第５図
は第２図の場合の零点温度補償結果を示す線図、
第６図は第３図の場合の零点温度補償結果を示す
線図、第７図は半導体ストレインゲージを含むブ
リツジの各辺に零点補償直列抵抗、零点補償並列
抵抗および感温素子を接続した場合のブリツジ回
路図、第８図は本発明の他の実施例を示す回路図
である。 R1〜R4…半導体ストレインゲージ、ＲS1，ＲS2
…直列抵抗、ＲP1〜ＲP4…並列抵抗、Ｒx1，Ｒx2
…感温素子、DS…励起電源、ＲT…サーミスタ。
は従来の零点温度補償をしたブリツジ回路の回路
図、第３図は本発明の半導体ストレインゲージブ
リツジ回路の一実施例を示す回路図、第４図は第
３図の感温素子の一実施例を示す構成図、第５図
は第２図の場合の零点温度補償結果を示す線図、
第６図は第３図の場合の零点温度補償結果を示す
線図、第７図は半導体ストレインゲージを含むブ
リツジの各辺に零点補償直列抵抗、零点補償並列
抵抗および感温素子を接続した場合のブリツジ回
路図、第８図は本発明の他の実施例を示す回路図
である。 R1〜R4…半導体ストレインゲージ、ＲS1，ＲS2
…直列抵抗、ＲP1〜ＲP4…並列抵抗、Ｒx1，Ｒx2
…感温素子、DS…励起電源、ＲT…サーミスタ。
Claims (1)
- 【特許請求の範囲】 １ 抵抗温度係数が小さい固定抵抗を直列に接続
するとともにその合成抵抗に抵抗温度係数が小さ
い固定抵抗を並列に接続した半導体ストレインゲ
ージを用いて構成したブリツジ回路において、該
ブリツジ回路の前記固定抵抗を直列に接続した半
導体ストレインゲージを含む辺のうち少なくとも
一辺に抵抗値の温度特性が非線形の感温素子を直
列に接続したことを特徴とする半導体ストレイン
ゲージブリツジ回路。 ２ 前記感温素子がサーミスタを主体とするもの
である特許請求の範囲第１項記載の半導体ストレ
インゲージブリツジ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7178579A JPS55163880A (en) | 1979-06-07 | 1979-06-07 | Semiconductor strain gauge bridge circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7178579A JPS55163880A (en) | 1979-06-07 | 1979-06-07 | Semiconductor strain gauge bridge circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55163880A JPS55163880A (en) | 1980-12-20 |
| JPS6244703B2 true JPS6244703B2 (ja) | 1987-09-22 |
Family
ID=13470566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7178579A Granted JPS55163880A (en) | 1979-06-07 | 1979-06-07 | Semiconductor strain gauge bridge circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55163880A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5856477A (ja) * | 1981-09-30 | 1983-04-04 | Toshiba Corp | 半導体圧力変換器 |
| JPS63283073A (ja) * | 1987-05-15 | 1988-11-18 | Toshiba Corp | 半導体圧力センサ |
| FR2776384B1 (fr) * | 1998-03-20 | 2000-06-23 | Snecma | Capteur de pression avec compensation de la non-linearite de la derive de zero aux tres basses temperatures |
| DE19848362A1 (de) * | 1998-10-21 | 2000-04-27 | Bosch Gmbh Robert | Schaltungsanordnung zur Kompensation der Temperaturnichtlinearität der Kennlinien von in einer Brückenschaltung geschalteter piezoresistiver Meßwiderstände |
| RU2569925C1 (ru) * | 2014-08-22 | 2015-12-10 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Косвенный способ настройки тензорезисторных датчиков с мостовой измерительной цепью по мультипликативной температурной погрешности с учетом нелинейности температурной характеристики выходного сигнала датчика |
| JP6430327B2 (ja) * | 2015-04-22 | 2018-11-28 | 株式会社豊田中央研究所 | 力検知装置 |
-
1979
- 1979-06-07 JP JP7178579A patent/JPS55163880A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55163880A (en) | 1980-12-20 |
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