JPS62519B2 - - Google Patents

Description

【発明の詳細な説明】

この発明は自動ベースコード演奏機能及びその
メモリ機能を有する電子楽器に関し、特にコード
音演奏用鍵盤で押圧された鍵によつてコードが成
立し、その後一部の鍵を離鍵し、これによつて新
らたなコードが成立してもこれを検出しないよう
にした機能を具える電子楽器に関する。 （従来技術の説明） 従来、自動ベースコード演奏機能及びそのメモ
リ機能を有する電子楽器としては例えば特願昭51
−100354号（特開昭53−26113号公報）発明の名
称「電子楽器」等が提案されている。この種の電
子楽器において自動ベースコード演奏機能、例え
ばフインガコード機能を選択し、自動ベースコー
ド演奏を行なつている状態で、メモリ機能を選択
するフアンクシヨンスイツチが投入されると、コ
ード音演奏用鍵盤（例えば下鍵盤）で押圧してい
る鍵を離鍵しても、その離鍵前に押圧されていた
鍵に基づいて自動ベースコード演奏が続行され
る。例えばコード音演奏用鍵盤で押圧されている
鍵がセブンスコードを形成しているとすると、離
鍵後においても離鍵前に押圧されていた鍵から検
出された根音に基づきセブンスコードによつて自
動ベースコード演奏が行なわれる。 ところでコード音演奏用鍵盤で例えば４鍵を押
圧しセプンスコードが成立しているとき、この４
鍵を同時に離鍵するのは必ずしも容易なことでは
ない。特に初心者等においては同時に離鍵したつ
もりでいても１鍵のみ早く離鍵してしまうという
ことは間々あることである。しかし従来のメモリ
機能を有する電子楽器においてはコード音演奏用
鍵盤で押圧した鍵によつてコードが成立した後、
その押圧した鍵の一部を離鍵すると、その残りの
鍵（押圧されたままになつている鍵）によつて新
らたなコードが成立すればこれを検出してしま
う。例えばコード音演奏用鍵盤で押圧した４鍵に
よつてセブンスコードが成立しているときメモリ
機能を選択するフアンクシヨンスイツチを投入
し、この押圧している鍵を離鍵したが、誤つて１
鍵のみ早く離鍵し、残りの３鍵によつてマイナコ
ードが成立してしまつた場合を考えると、従来の
装置においてはこのマイナコードを検出してしま
い、このマイナコードの検出によつて決定される
新しい根音で自動ベースコード演奏が行なわれる
ことになる。すなわちセブンスコードによつて離
鍵後の自動ベースコード演奏をしようとしたの
が、演奏意の意図と反してマイナコードで自動ベ
ースコード演奏が行なわれてしまうのである。 （この発明の目的） この発明は上記実情に鑑みてなされたもので、
メモリ機能が選択されている場合は、コード音演
奏用鍵盤で押圧された鍵によつてコードが成立し
た後一部の鍵を離鍵し、残りの鍵（まだ押圧され
ている鍵）が新らたなコードを形成してもこの新
らたなコードは検出しないようにした電子楽器を
提供することを目的とする。 （この発明の概要の説明） この発明に係わる電子楽器においては鍵盤で押
圧されている鍵によつて所定のコードが成立して
いるか否かをコード検出回路で検出する。そして
このコード検出回路で検出されたコード検出信号
に基づきコードの根音及びコード種類の検出が行
なわれ、この根音及びコード種類に応じて自動ベ
ースコード演奏用データ形成回路で自動ベースコ
ード演奏用のデータが形成される。またコード検
出信号はコード検出信号メモリに記憶される。こ
のコード検出信号メモリは信号が記憶されるとコ
ード検出回路に信号を出力し、コード検出回路か
ら出力される新たなコード検出信号を禁止する。
コード検出信号メモリはメモリ機能が選択されて
いない場合は周期的に（ブロツク検出回路及びノ
ート検出回路の一走査終了毎に）クリアされる
が、メモリ機能が選択された場合は記憶保持回路
によつて新らたに鍵が押圧されない限りコード検
出信号メモリの記憶はクリアされない。すなわち
メモリ機能が選択された場合は新らたに鍵が押圧
されるまでコード検出信号メモリの記憶は保持さ
れ、これによつてコード検出回路から出力される
コード検出信号は禁止されるので、例えコード音
演奏用鍵盤が押圧されている鍵がコードを形成し
た後一部の鍵を離鍵し、これによつて新らたなコ
ードが成立してもこれは検出されないようになつ
ている。 またこの発明に係わる電子楽器においては押圧
している鍵はブロツク検出回路及びノート検出回
路によつて検出され、ノート検出回路からは押圧
している鍵のノートを示す信号が順次出力され
る。このノート検出回路の出力のうちコード音演
奏用鍵盤で押圧された鍵のノートを示す信号はコ
ード検出回路の対応する記憶位置に記憶される。
コード検出回路はこの各記憶位置に記憶された信
号をあるタイミングでシフトし、押圧した鍵が所
定の音程関係にあるかを検出する。この検出によ
り押圧した鍵が所定の音程関係にあればコード検
出信号を出力するようになつている。 （実施例の説明） 以下この発明を添付図面の一実施例を参照して
詳細に説明する。 実施例の全体構成説明 第１図は実施例に係わる電子楽器の概要を理
解するために示したもので、キーコーダ１００
はキースイツチ及びフアンクシヨンスイツチ群
１の各キースイツチ及びフアンクシヨンスイツ
チの動作状態を検出し、必要なキーコードデー
タを形成するものである。チヤンネルプロセツ
サ２００はこのキーコーダ１００で形成された
キーコードデータを複数の発音チヤンネルのい
ずれかに割当てるとともにアルベジオ音形成用
のデータを発生する。なおこのチヤンネルプロ
セツサ２００としては特願昭52−93992号（特
開昭54−28614号公報）明細書に記載された回
路を用いることができる。また制御データ記憶
装置３００は例えばリードオンリイメモリ
（ROM）からなり、キーコーダ１００に供給す
べきベースパターン及びチヤンネルプロセツサ
２００に供給すべきアルペジオパターン等の制
御データを記憶しているものである。 チヤンネルプロセツサ２００から送出された
データはデジタルトーンジエネレータ４００に
加えられる。デジタルトーンジエネレータ４０
０はチヤンネルプロセツサ２００から送出され
たデータに基づき該データに対応する音高（周
波数）の種々の楽器信号を発生する。なお、こ
のデジタルトーンジエネレータ４００としては
特願昭52−100966号（特開昭54−34812号公
報）明細書に記載された回路を用いることがで
きる。 デジタルトーンジエネレータ４００から発生
された楽器信号は音色形成用フイルタ回路５０
０を通り、音色が付与され、サウンドシステム
６００から発音される。この電子楽器におい
て、キーコーダ１００とチヤンネルプロセツサ
２００を含む部分及び制御データ記憶回路３０
０を含む部分及びデジタルトーンジエネレータ
４００を含む部分は夫々ワンチツプの集積回路
で構成され、３チツプの集積回路により音色形
成用フイルタ回路５００を除く全ての電子回路
部が構成される。 第２図はこの発明に特に関係するキーコーダ
１００の部分をブロツク図で示したものであ
る。キースイツチ及びフアンクシヨンスイツチ
群１の各キースイツチ及びフアンクシヨンスイ
ツチは複数のブロツクに分けられるとともに各
ブロツク内のキースイツチはノート毎に区分さ
れ、またフアンクシヨンスイツチは適宜のノー
トに対応して区分され、この各ブロツク各ノー
トは夫々各ブロツク、各ノート毎にブロツク配
線bi、ノート配線ni（ｉ＝１、２……………
ｎ）で共通接続される。いわばキースイツチ及
びフアンクシヨンスイツチをブロツク配線biを
行とし、ノート配線niを列とするマトリクス配
線の行列間に配列するように接続し、ブロツク
配線biとノート配線niの信号からオンしている
キースイツチ及びフアンクシヨンスイツチを特
定できるようにしたものである。このブロツク
配線biはブロツク検出回路２に接続され、ノー
ト配線niはノート検出回路４に接続される。ブ
ロツク検出回路２はオンしているキースイツチ
又はフアンクシヨンスイツチを含むブロツクを
同時に検出し、この検出したブロツクを順次抽
出するものである。ノート検出回路４はブロツ
ク検出回路２による検出ブロツクの抽出に応じ
て当該ブロツク内のオンしているキースイツチ
のノート又はオンしているフアンクシヨンスイ
ツチに対応するノートを検出し、該ノートを示
す信号を出力する。ブロツク検出回路２による
検出ブロツクの抽出は所定の優先順位に従つて
行なわれる。すなわち、まずフアンクシヨンス
イツチの含まれるブロツクの抽出が行なわれ、
続いてペダル鍵盤のキースイツチの含まれるブ
ロツクの抽出、下鍵盤のキースイツチが含まれ
るブロツクの抽出、上鍵盤のキースイツチが含
まれるブロツクの抽出が行なわれ、この各ブロ
ツクの抽出に応じて、ノート検出回路４からオ
ンしているキースイツチ又はフアンクシヨンス
イツチを示す信号が出力される。ブロツク検出
回路２において検出ブロツクの全ての抽出が終
るとブロツク検出回路２から自動ベースコード
制御信号APがノート検出回路４に加えられ、
これによりノート検出回路４から各ノートを示
す信号が低音優先で出力される。この信号は後
に詳述する自動ベース演奏及び自動コード演奏
における根音の検出に用いられる。ノート検出
回路４から各ノートに示す信号が全て出力され
ると次にブロツク検出回路２から自動アルペジ
オ制御信号が出力され、詳述しないが、この信
号が出力されている間にチヤンネルプロセツサ
２００において自動アルペジオ演奏のための処
理が行なわれる。このブロツク検出回路２及び
ノート検出回路４の動作はステートコントロー
ル回路３によつて制御される。 ブロツク検出回路２は各ブロツクの抽出に応
じてフアンクシヨンスイツチの含まれるブロツ
クの種類及びキースイツチの含まれるブロツク
の種類及び自動ベースコード制御信号APが出
力されているかどうかを示す種類別コードBC
を出力し、これを種類別コードレジスタ８に加
え、一時保持する。この保持した種類別コード
BCはデコーダ１０でデコードされ、制御信号
形成回路１１に加えられるとともに、その１部
はチヤンネルプロセツサ２００（第１図）に加
えられる。制御信号形成回路１１は後述するコ
ード検出回路５及びフアンクシヨンデータメモ
リ６及びフアンクシヨンデータメモリ６及びフ
アンクシヨンデータ転送回路７及びキーコード
レジスタ９を制御する種々の制御信号を形成す
るものである。 またブロツク検出回路２からキースイツチを
含むブロツクの抽出毎に出力される信号をエン
コードしたオクターブコードOC及びノート検
出回路の出力をエンコードしたノートコード
NGはキーコートレジスタ９に加えられる。 ところでブロツク検出回路２の抽出は前述し
たようにフアンクシヨンスイツチを含むブロツ
クを最優先としており、ノート検出回路４から
はまずオンしているフアンクシヨンスイツチを
示す信号が順次パラレルに出力される。この信
号はコード検出回路５を介してフアンクシヨン
データメモリ６及びフアンクシヨンデータ転送
回路７に加えられる。ここでフアンクシヨンデ
ータメモリ６はこの回路内（このチツプ内）で
使用するフアンクシヨンデータを記憶するもの
であり、このチツプ内で使用しないデータはフ
アンクシヨンデータ転送回路７に加えられる。
フアンクシヨンデータ転送回路７は例えばシフ
トレジスタからなり、入力されるパラレルフア
ンクシヨンデータをシリアルなデータに変換し
て制御データ記憶装置３００（第１図）に送出
する。 ブロツク検出回路２は続いてペダル鍵盤のキ
ースイツチを含むブロツク、下鍵盤のキースイ
ツチを含むブロツク、上鍵盤のキースイツチを
含むブロツクの順に抽出しその抽出に応じてブ
ロツク検出回路２からはオクターブコードOC
が出力され、ノート検出回路４からはノートコ
ードNCが出力される。これらのオクターブコ
ードOC及びノートコードNGはキーコードKC
としてキーコードレジスタ９で一時記憶された
後キーコード加工回路１２を介してチヤンネル
プロセツサ２００（第１図）に送られる。なお
このときキーコード加工回路１２は動作せず、
キーコードレジスタ９に一時記憶されたキーコ
ードKCはそのままチヤンネルプロセツサ２０
０に送られる。 コード検出回路５は下鍵盤で押圧されている
鍵に基づいて、その鍵に対応するコード（和
音）を検出するものである。すなわちこの実施
例においては下鍵盤をコード音演奏用鍵盤とし
ている。コード検出回路５は各ノートに対応す
る記憶位置を有しており、ブロツク検出回路２
で下鍵盤のキースイツチを含むブロツクが抽出
され、ノート検出回路４からオンしている下鍵
盤のキースイツチのノートを示す信号が出力さ
れているとき、制御信号形成回路１１から加え
られるロード信号LLによつてこの下鍵盤の押
圧されている鍵のノートを示す信号を対応する
記憶位置に読み込む。 ブロツク検出回路２によるフアンクシヨンス
イツチ及びキースイツチを含むブロツクの抽出
が全て終り、ブロツク検出回路２ひ設けられた
自動ベースコード処理用の記憶位置（ブロツ
ク）が抽出されると、制御信号形成回路１１か
らコード検出回路５にシフト信号SLが加えら
れ、コード検出回路５の各記憶位置に読み込ま
れた押圧されている下鍵盤の鍵のノートを示す
信号を適音側から低音側に順次循環される。こ
のときコード検出回路５の最終段の記憶位置に
ある信号に対する他の記憶位置の信号の音程関
係から押圧鍵の音が所定のコードを形成してい
るかを検出する。そして、このコードの成立が
検出された時点における最終段の記憶位置に対
応する信号がこのコードにおける根音とされ
る。 ところで前述したように自動ベースコード処
理用の記憶位置が抽出されると、ノート検出回
路４の各記憶位置に信号“１”が記憶されるの
で、該回路４からは各ノートに対応する信号が
順次出力される。この信号はコード検出回路５
の各記憶位置に読み込まれた信号のシフトと同
期している。従つて、コード検出回路５によつ
てコードの成立が検出した時点においてノート
検出回路４から出力されるノートを示す信号は
根音のノートを示す信号にほかならない。キー
コードレジスタ９は制御信号形成回路１１から
のロード信号に基づきこのときのノートコード
NCを読み込み、これを根音を示すノートコー
ドとしてキーコード加工回路１２に加える。 またコード検出回路５からは検出したコード
の種類を示すコード種類検出信号Ｄが発生さ
れ、この信号Ｄは従音形成用データ発生回路１
３に加えられる。従音形成用データ発生回路１
３はコード種類検出信号Ｄ及び前述した制御デ
ータ記憶装置３００（第１図）からのベースパ
ターンを示す信号に基づいて所定の音程を表わ
す従音形成用データSDを順次発生するもので
ある。 キーコードデータ加工回路１２はキーコード
レジスタ９から加えられる根音を表わすノート
コードNCを従音形成用データ発生回路１３か
ら加えられる従音形成用データSDに応じて順
次加工し、根音に対して所定の音程をもつ従音
に相当するキーコードKCを順次作り出し、こ
れをチヤンネルプロセツサ２００に送出する。 各部の詳細説明 次に第２図に示したキーコード１００の要部
の詳細回路例について説明する。なお、以下の
回路においては第３図に示すような図法が用い
られる。すなわちインバータは第３図ａ、アン
ド回路は第３図ｂ，ｃ、オア回路は第３図ｄ，
ｅ、排他オア回路は第３図ｆのように示し、ア
ンド回路あるいはオア回路において入力線の数
が少ない場合は第３図ｂ，ｄに示す通常の図法
を採用し、入力線が多い場合は第３図ｃ，ｄに
示すように図法を採用する。第３図ｃ，ｄの図
法は、回路の入力側に１本の入力線をえがき、
この入力線と信号ラインを交叉させ、回路に入
力されるべき信号のラインと入力線との交叉点
を丸印で囲むようにしたものである。従つて第
３図ｃの場合、論理式で表わすとＱ＝Ａ・Ｂ・
Ｄとなり、第３図ｅの場合、論理式で表わすと
Ｑ＝Ａ＋Ｂ＋Ｃとなる。またデイレイフリツプ
フロツプは第３図ｇ，ｈに示すような図法が採
用される。デイレイフリツプフロツプにおい
て、第３図ｇに示すように特にクロツクパルス
の表示のないものは全て周期48μｓのクロツク
パルス（詳しくは周期48μｓで互に逆相の２相
クロツクパルスφ_A，φ_B）によつて動作し、第
３図ｈに示すようにクロツクパルスφ_１，φ_２
の表示のあるものは全て周期１μｓで互に逆相
の２相クロツクパルスφ_１，φ_２によつて動作
するようになつている。 さて、この実施例の電子楽器は26種類のフア
ンクシヨンスイツチ及び第０オクターブのＣ音
C₀から第１オクターブのＣ音C₁までの13鍵を
有するペダル鍵盤及び第１オクターブのＣ音
C₁から第５オクターブのＣ音C₅までの49鍵を
有する下鍵盤及び第２オクターブのＣ音C₂か
ら第６オクターブのＣ音C₆までの49鍵を有す
る上鍵盤を具えており、ペダル鍵盤の各鍵に対
応するキースイツチはブロツクＰ、下鍵盤の各
鍵に対応するキースイツチはオクターブ毎のブ
ロツクL₁，L₂，L₃，L₄、上鍵盤の各鍵に対応
するキースイツチも同様にオクターブ毎のブロ
ツクU₁，U₂，U₃，U₄に夫々分けられる。この
場合各フアンクシヨンスイツチは各キースイツ
チのノートに適宜対応して２つのブロツク
F₁，F₂に分けられる。この各フアンクシヨン
スイツチ及びキースイツチのブロツク分けの状
態を表わすと第１表のようになる。

【表】 ここで信号SFはシングルフインガ機能、記
号FCはフインガコード機能、記号CAはカスタ
ム機能、記号Ｍはメモリ機能、すなわち下鍵盤
の鍵の押圧が解除されても解除する前に押圧さ
れていた鍵に基づき自動演奏を続行する機能、
記号CMMはコンスタント機能、すなわちコー
ド音及びベース音を持続音とする機能、記号
ECは２種類のエンベローブ波形を切り換える
機能、信号DCは発音する音を急激に減衰させ
るダンプ機能、記号FSはフツトスイツチ、記
号UTは自動アルペジオ演奏におけるアツプモ
ードとターンモードとを切り換える機能、記号
FSSは前述したフオトスイツチでどの機能の制
御を選択するかを決定するフツトスイツチセレ
クト機能、記号STは自動リズム演奏をスター
トさせるリズムスタート機能、記号SSは自動
リズム演奏と自動ベースコード演奏とを同期し
てスタートさせるシンクロスタート機能、記号
RVは２種のリズムバリエーシヨンを切り換え
る機能、記号R₁〜R₈は８種類のリズム、例え
ばマーチ、ワルツ、スウング、スローロツク、
ジヤズロツク、ルンバ、ボサノバ、サンバを選
択する機能、記号BVは自動ベース演奏におけ
る２種類のベースバリエーシヨンを切り換える
機能、記号V₁，V₂は自動アルペジオ演奏にお
けるアルペジオバリエーシヨンを選択する機
能、記号BEATは２種類のテンポを切り換える
機能の夫々を選択するフアンクシヨンスイツチ
に対応するものである。 また、記号CL₀〜C₆は各鍵盤のキースイツチ
に対応するもので、例えば記号C₂#は第２オ
クターブのＣ#音のキースイツチに対応し、記
号CL₀，CL₁，CL₂は夫々第０オクターブ、第
１オクターブ、第２オクターブのＣ音のキース
イツチに対応し、特に各鍵盤の最低音のキース
イツチに対応する。 このようにブロツク分けしたフアンクシヨン
スイツチおよびキースイツチの結線の一具体例
を示すと第４図のようになる。すなわちフアン
クシヨンスイツチ及びキースイツチの一方の端
子（固定接点側）は各ブロツクＦ１，Ｆ２，
Ｐ，L₁〜L₄，U₁〜U₄毎に共通接続され、ブロ
ツク配線b₁〜b₁₁を介して導出され、他方の端
子（可動接点側）はそれぞれダイオードＤを介
して同一ノート又はノートに対応して共通接続
されノート配線n₁〜n₁₃を介して導出される。
ここで容量Cbはブロツク配線b₁〜b₁₁の夫々の
配線容量、容量Cnはノート配線n₁〜n₁₃の夫々
の配線容量であり、各フアンクシヨンスイツチ
及びキースイツチの検出はこの夫々の配線容量
Cb，Cnを積極的に利用して行なわれる。 フアンクシヨンスイツチ及びキースイツチの検出 第５図はブロツク検出回路２の具体例、第６図
はノート検出回路４の具体例、第７図はブロツク
検出回路２及びノート検出回路４の検出動作を制
御するステートコントロール回路３の具体例を示
したものである。 第５図において、ブロツク検出回路２は各ブロ
ツクＦ１，Ｆ２，Ｐ，L₁〜L₄，U₁〜U₄に対応す
る検出回路１４−１〜１４−１１及び自動ベース
コード処理用回路１５−１，１５−２及び自動ア
ルペジオ処理用回路１６を具えており、各検出回
路１４−１〜１４−１１の入力端子Ｔ_B1〜Ｔ_B11
には第４図に示したブロツク配線b₁〜b₁₁がそれ
ぞれ接続される。 また第６図においてノート検出回路４は各ノー
トＣ_L〜Ｃに対応する検出回路１７−１〜１７−
１３を具えており、各検出回路１７−１〜１７−
３の入力端子Ｔ_N1〜Ｔ_N13には第４図に示したノ
ート配線n₁〜n₁₃がそれぞれ接続される。 なお、第５図において検出回路１４−１〜１４
−１１はブロツクF₁及びU₄に対応する回路１４
〜１，１４−１１のみ詳細を図示したが、他のブ
ロツクＦ２，Ｐ，L₁〜L₄，U₁〜U₃に対応する回
路１４−２〜１４−１０も回路１４−１，１４−
１１と同一の構成であり、また第６図において検
出回路１７−１〜１７−１３はノートＣ_L及びＣ
に対応する回路１７−１及び１７−１３のみ詳細
に図示したが、他のノートＣ#〜Ｂに対応する回
路１７−２〜１７−１２は回路１７−１と同一の
構成である。ただし図示のようにノートＣに対応
する回路１７−１３のみ構成が若干異なる。また
第５図、第６図において検出回路１４−１〜１４
−１１、１７−１〜１７−１３の回路構成素子
（アンド回路、オア回路など）は夫々別体のもの
であるが動作機能が同一の素子に関しては説明の
便宜上ブロツクの種類あるいはノートの種類に無
関係に同一の符号で表わす。 第５図、第６図に示すブロツク検出回路２及び
ノート検出回路４は第７図に示すステートコント
ロール回路３によつて発生される４つのステート
S₀〜S₃の実行によつて制御される。このステート
コントロール回路３によつて今どのステートが実
行されているかはステートコントロール回路３の
デイレイフリツプフロツプDF６，DF７の出力信
号Q₁，Q₂の内容がこれを示している。すなわち
信号Q₁，Q₂の内容と動作ステートS₀〜S₃との関
係を示すと第２表のようになる。

【表】 第７図において、端子T₁cの正のパルスである
イニシヤルクリア信号ICが加わると、この信号
“１”はインバータI₁₂で反転され、負のパルスと
なり、この信号“０”はアンド回路Ａ１７〜Ａ２
１に加えられる。このイニシヤルクリア信号IC
は例えば電源投入時等に発生されるようになつて
おり、この信号ICによつてシステム全体の回路
を一旦クリアするためのものである。従つて、イ
ニシヤルクリア信号ICによつてアンド回路Ａ１
７〜Ａ２１の出力は全て“０”となり、デイレイ
フリツプフロツプDF６，DF７の出力Q₁，Q₂は
ともに“０”となる。これによりデイレイフリツ
プフロツプDF６，DF７の出力Q₁，Q₂を夫々イ
ンバータI₁₃，I₁₄で反転した信号が加えられるア
ンド回路A₁₆からステートS₀を示す信号TT₀が出
力される。この信号TT₀はブロツク検出回路２の
各検出回路１４−１〜１４−１１のMOS型電界
効果トランジスタ（以下、単にトランジスタとい
う）TR１（第５図）のゲートに加えられ各トラ
ンジスタTR１を全てオンにし、端子Ｔ_B1〜Ｔ_B11
を介してブロツク配線b₁〜b₁₁の配線容量Ｃ_b（第
４図）を全て放電する。 アンド回路A₁₆の出力はオア回路RO２４を介し
てデイレイフリツプフロツプDF６に加わり、デ
イレイフリツプフロツプDF６の出力Q₁は次のク
ロツクパルスのタイミングで“１”に立上る。こ
のときデイレイフリツプフロツプDF７の出力Q₂
は依然と“０”となつている。これによりアンド
回路１７のアンド条件が成立し、ステートS₁を示
す信号TT₁が出力される。またこのときデイレイ
フリツプフロツプDF６の出力Q₁は信号TT₁＋
TT₃としてノート検出回路４の各検出回路１７−
１〜１７−１３のトランジスタTR４（第６図）
のゲートに加わり、各トランジスタTR₄を全てオ
ンして、電源VDDを夫々端子Ｔ_N1〜Ｔ_N13を介し
てノート配線n₁〜n₁₃に供給し、配線容量Cnを充
電する。このときオンしているキースイツチ又は
フアンクシヨンスイツチがあると、そのキースイ
ツチ又はフアンクシヨンスイツチを含むブロツク
のブロツク配線b₁〜bnの配線容量Cbはそのキー
スイツチ又はフアンクシヨンスイツチを介して充
電され、そのブロツク配線（b₁〜bnの１つまた
は複数）のみに信号“１”が生じる。この信号は
対応するブロツク検出回路２の入力端子Ｔ_B1〜Ｔ
_B11を介して対応する検出回路１４−１〜１４−
１１のアンド回路A₁に加えられる。アンド回路
A₁の他の入力には前記ステート制御回路３のア
ンド回路Ａ１７の出力であるステートS₁を示す信
号TT₁が加えられており、オンしているキースイ
ツチ又はフアンクシヨンスイツチを含むブロツク
に対応する検出回路のアンド回路Ａ１のみアンド
条件が成立し、信号“１”をオア回路RO１を介
してデイレイフリツプフロツプDF１に加える。
またステートS₁を示す信号TT₁は自動ベースコー
ド処理用回路１５−１，１５−２及び自動アルペ
ジオ処理用回路１６の各デイレイフリツプDF２
〜DF４にも夫々オア回路RO３，OR５，OR７を
介して加えられる。 各検出回路１４−１〜１４−１１のデイレイフ
リツプフロツプDF１の出力はアンド回路Ａ２、
オア回路OR１を介してデータ入力にフイードバ
ツクされており、また自動ベースコード処理用回
路１５−１，１５−２及び自動アルペジル処理用
回路１６のデイレイフリツプフロツプDF２，DF
３，DF４の各出力は夫々、アンド回路Ａ６、オ
ア回路OR３及びアンド回路Ａ８、オア回路OR５
及びアンド回路Ａ１０、オア回路OR７を介して
各データ入力にフイードバツクされており、各デ
イレイフリツプフロツプDF１，DF２，DF３，
４６Ｄは夫々記憶回路を形成している。従つてス
テートS₁においてオンしているキースイツチ又は
フアンクシヨンスイツチを含むブロツクに対応す
る検出回路のデイレイフリツプフロツプDF１に
は信号“１”が記憶される。しかし、オンしてい
るキースイツチ又はフアンクシヨンスイツチを全
く含まない他のブロツクに対応する検出回路のデ
イレイフリツプDF１には信号の記憶がなされな
い、また自動ベースコード処理用回路１５−１，
１５−２のデイレイフリツプフロツプDF２，DF
３及び自動アルペジオ処理用回路１６のデイレイ
フリツプフロツプDF４には無条件で信号“１”
が記憶される。 各ブロツクに対応する検出回路１４−１〜１４
−１１の各オア回路OR１及び自動ベースコード
処理用回路１５−１，１５−２の各オア回路OR
３，OR５及び自動アルペジオ処理用回路１６の
オア回路OR７の各出力はオア回路OR９に加えら
れる。オア回路OR９は各デイレイフリツプフロ
ツプDF１，DF２，DF３，DF４のいずれか１つ
に信号“１”が加わると“１”に立上り、エニイ
ブロツク信号ABを出力する。このエニイブロツ
ク信号は各デイレイフリツプフロツプDF１〜DF
４の１つにでも記憶があれば“１”となり記憶が
全てなくなつたとき“０”になるものである。エ
ニイブロツク信号ABはステートコントロール回
路３のアンド回路Ａ２１に加わり、信号“１”を
オア回路OR２５を介してデイレイフリツプフロ
ツプDF７のデータ入力に加え、次のクロツクパ
ルスのタイミングでデイレイフリツプフロツプ
DF７の出力Q₂を“１”とする。またこのときオ
ア回路OR２４の出力は“０”となつているの
で、デイレイフリツプフロツプDF６の出力Q₁は
“０”になり、アンド回路Ａ１８のアンド条件が
成立してステートS₂になる。 ブロツク検出回路２の各検出回路１４−１〜１
４−１１のうちオンしているキースイツチ又はフ
アンクシヨンスイツチを含むブロツクに対応する
検出回路のデイレイフリツプフロツプDF１に記
憶された信号“１”はアンド回路Ａ３に加えられ
る。アンド回路Ａ３は優先回路を形成するもので
あり、最優先のブロツクＦ１に対応する検出回路
１４−１のアンド回路Ａ３には接地レベルの信号
“０”をインバータＩ２で反転した信号“１”を
加え無条件で動作可能にする。また他の検出回路
１４−２〜１４−１１には前段のデイレイフリツ
プフロツプDF１の出力とその前段のオア回路OR
２の出力が加わるオア回路OR２の出力をインバ
ータＩ２で反転した信号が加えられており、その
検出回路により優先順位の高いデイレイフリツプ
フロツプDF１の全てに記憶がない（信号“０”）
という条件でアンド回路Ａ３を動作可能とし、そ
の検出回路より優先順位の高い検出回路のデイレ
イフリツプフロツプDF１の１つにでも記憶があ
れば（信号“１”）アンド回路Ａ３は不動作とな
るようになつている。 アンド回路Ａ３の出力はアンド回路Ａ４に加え
られ、またアンド回路Ａ３の出力をインバータＩ
３で反転した信号はアンド回路Ａ５に加えられ
る。アンド回路Ａ４，Ａ５の他の入力にはステー
トS₂を示す信号TT₂がステートコントロール回路
３のアンド回路１８から加えられている。また、
自動ベースコード処理用回路１５−１，１５−２
及び自動アルペジオ処理用回路１６の各デイレイ
フリツプフロツプDF₂，DF₃，DF₄に記憶された
信号“１”は夫々３入力アンド回路Ａ７，Ａ９，
Ａ１１に加えられ、アンド回路Ａ７の他の入力に
は検出回路１４−１１のオア回路OR２の出力を
インバータＩ５で反転した信号及びステートS₂を
示す信号TT₂が、アンド回路Ａ９の他の入力には
自動ベースコード処理用回路１５−１のデイレイ
フリツプフロツプDF２の出力及びその前段のオ
ア回路OR２の出力が加わるオア回路OR４の出力
をインバータＩ７で反転した信号及びステートS₂
を示す信号TT₂がアンド回路Ａ１１の他の入力に
は自動ベースコード処理用回路１５−２のデイレ
イフリツプフロツプDF３の出力及びその前段の
オア回路OR４の出力が加わるオア回路OR６の出
力をインバータＩ９で反転した信号及びステート
S₂を示す信号TT₂が、それぞれ加えられており、
アンド回路Ａ７，Ａ９，Ａ１１は優先回路を形成
している。従つて、ステートS₂において、まず、
検出回路１４−１〜１４−１１で、記憶のなされ
たデイレイフリツプフロツプDF１のうち、優先
順位が一番高いブロツクに対応するものが抽出さ
れ、その抽出されたブロツクに対応する検出回路
のアンド回路Ａ４のみから信号“１”が出力され
る。この信号“１”はインバータＩ１を介してア
ンド回路Ａ２に加えられデイレイフリツプフロツ
プDF１の記憶を解除するとともにこの検出回路
のブロツク検出出力信号となる。またアンド回路
Ａ４の出力“１”はトランジスタTR２のゲート
に加えられ抽出したブロツク配線の配線容量Cb
を放電する。このとき他の検出回路のアンド回路
Ａ３の出力は“０”であり、アンド回路Ａ５のア
ンド条件が成立し、トランジスタTR３のゲート
に信号“１”を加え他の検出回路に対応するブロ
ツクのブロツク配線の配線容量Cbを充電して他
のブロツクのキースイツチ又はフアンクシヨンス
イツチに直列に接続されたダイオードＤ（第４
図）に逆バイアスをかける。従つて抽出されたブ
ロツクのオンしているキースイツチ又はフアンク
シヨンスイツチの接続されるノート配線のみ信号
“０”が生じ、他のノート配線は信号“１”を示
す。この信号“０”は対応するノート検出回路４
（第６図）の対応する検出回路（１７−１〜１７
−１３の１つまたは複数）のインバータＩ１０で
反転され、アンド回路Ａ１２に加わる。アンド回
路Ａ１２の他の入力にはステートコントロール回
路３からのステートS₂を表わす信号TT₂が加えら
れており、ステートS₂において信号“１”をオア
回路OR１６またはOR１８を介してデイレイフリ
ツプフロツプDF５のデータ入力に加える。デイ
レイフリツプフロツプDF５は、その出力をアン
ド回路Ａ１４、オア回路OR１６またはOR１８を
介して入力にフイードバツクして記憶回路を形成
している。従つてオア回路OR１６またはOR１８
を介して信号“１”が加わると、この信号“１”
を対応するデイレイフリツプフロツプDF５に記
憶する。また各検出回路１７−１〜１７−１３の
各オア回路OR１６またはOR１８の出力はオア回
路OR１９に加えられる。オア回路OR１９は検出
回路１７−１〜１７−１３の各デイレイフリツプ
フロツプDF５のいずれかに信号が加わると
“１”に立上り、各デイレイフリツプフロツプDE
５のうち１つでも記憶がなされている間は“１”
を保持するエニイノート信号ANを発生し、これ
をステート検出回路３のアンド回路Ａ１９（第７
図）に加える。なお、オア回路OR１９にはブロ
ツク検出回路２の検出回路１４−１，１４−２及
び１４−８の出力である信号Ｆ１Ｐ，Ｆ２Ｐ及び
Ｕ１Ｐがオア回路OR１００（第４図）を介し、
信号FFUとして加えられており、信号Ｆ１Ｐ，
Ｆ２Ｐ、及びＵ１Ｐが出力されている間はエニイ
ノート信号ANが“０”にならないようになつて
いる。 アンド回路Ａ１９はこのエニイノート信号AN
の立上りによつてアンド条件が成立し、信号
“１”をオア回路OR２５を介してデイレイフレイ
フリツプフロツプDF７に加えるとともにオア回
路OR２４を介してデイレイフリツプフロツプDF
６に加える。これによりデイレイフリツプフロツ
プDF６，DF７の出力Q₁，Q₂は次のクロツクパ
ルスのタイミング“１”になり、ステートS₃にな
る。またこのとき信号TT₁＋TT₃がノート検出回
路４の検出回路１７−１〜１７−１３の各トラン
ジスタTR₄のゲートに加えられ、ステートS₂にお
いて放電したノート配線の配線容量Cnを充電す
る。 ノート検出回路４の各検出回路１７−１〜１７
−１３の各デイレイフリツプフロツプDF５の出
力はアンド回路Ａ１３に加えられる。アンド回路
Ａ１３は優先回路を形成しており、最優先のノー
トＣ_Lに対応する検出回路１７−１のアンド回路
Ａ１３には接地レベルの信号“０”をインバータ
Ｉ１１で反転した信号“１”を加え無条件で動作
可能とし、他の検出回路１７−２〜１７−１３の
アンド回路Ａ１３には前段のデイレイフリツプフ
ロツプDF５の出力と、その前段のオア回路OR１
７の出力が加わるオア回路OR１７の出力をイン
バータＩ１１で反転した信号を加え、その検出回
路より優先順位の高いデイレイフリツプフロツプ
DF５の全てに記憶がない（信号“０”）という条
件でアンド回路Ａ１３を動作可能にし、その検出
回路より優先順位の高い検出回路のデイレイフリ
ツプフロツプDF５の１つにでも信号“１”が記
憶されていればアンド回路Ａ１３は不動作となる
ようになつている。従つて、アンド回路Ａ１３は
優先順位に従つて低音側から成立し、記憶のなさ
れたデイレイフリツプフロツプDF５を有する検
出回路のアンド回路Ａ１３から順次信号“１”が
出力される。またノートＣ_Lに対応する検出回路
１７−１のアンド回路Ａ１４には接地レベルの信
号“０”が加えられており、他のノートＣ#〜Ｃ
に対応する検出回路１７−２〜１７−１３のアン
ド回路Ａ１４には前段の検出回路１７−１〜１７
−１２のオア回路OR１７の出力が加えられてお
り、アンド回路Ａ１３のアンド条件が成立して当
該検出回路から信号“１”が出力されると同時に
当該検出回路のアンド回路Ａ１４を不動作し、当
該検出回路のデイレイフリツプフロツプDF５の
記憶をクリアするようになつている。 記憶のなされたデイレイフリツプフロツプDF
５に対応する検出回路のアンド回路Ａ１３から全
て信号“１”が出力され、各デイレイフリツプフ
ロツプDF５の記憶が全てなくなるとオア回路OR
１９の出力であるエニイイノート信号ANは
“０”となる。これによりステートコントロール
回路３のアンド回路Ａ１９のアンド条件は成立し
なくなり、ステートS₃が終了する。ステートS₃が
終了すると、デイレイフリツプフロツプDF６の
出力Q₁は“０”になるからブロツク検出回路２
からエニイブロツク信号ABが発生しているとい
うことを条件に再びアンド回路Ａ１８が成立し、
ステートS₂になる。アンド回路１８の出力である
ステートS₂を示す信号TT₂はブロツク２に加えら
れ、次の優先順位のブロツク抽出が行なわれる。 このようにして、ステートS₂においてブロツク
検出回路２の検出回路１４−１〜１４−１１のう
ち抽出されたブロツクに対応する１つからブロツ
ク検出信号を出力し、ステートS₃においてノート
検出回路４の検出回路１７−１〜１７−１３から
当該ブロツクのオンしているキースイツチ又はフ
アンクシヨンスイツチを示すノート検出信号を順
次出力し、ブロツク検出回路２の各検出回路１４
−１〜１４−１１のデイレイフリツプフロツプ
DF₁の記憶が全てなくなるまで、すなわち最初に
ステートS₁においてオンしているキースイツチ又
はフアンクシヨンスイツチを含むブロツクとして
検出したブロツクの抽出が完了するまでステート
S₂とステートS₃が交互に繰り返えされる。 例えば、フインガーコード機能FC及びシンク
ロスタート機能SS及びリズムR₁に対応するフア
ンクシヨンスイツチが投入され、ノートＣ_L1，
E₁，G₁に対応する鍵が下鍵盤が押圧され、ノー
トE₂に対応する鍵が上鍵盤で押圧されている場
合におけるステートコントロール回路３の各部の
信号及びブロツク検出回路２の出力及びノート検
出回路４の出力をタイミングチヤートに表わすと
第８図のようにする。ここで第８図ａはクロツク
パルスφ_A及びφ_Bによつて形成されるクロツクパ
ルス時間t₁〜ｔ_oを示しており、第８図ｋに示す
信号BPはブロツク検出回路２の各検出回路１４
−１〜１４−１１及び自動ベースコード処理用回
路１５−１，１５−２及び自動アルペジオ処理用
回路１６の各出力をまとめて同一チヤート上に表
わしたものであり、第８図ｌに示す信号NPはノ
ート検出回路４の各検出回路１７−１〜１７−１
３の出力を同様に同一チヤート上に表わしたもの
である。 いま第８図ｂに示すようにイニシヤルクリア信
号ICがステートコントロール回路３の端子T₁cに
加わると、デイレイフリツプフロツプDF６，DF
７の出力Q₁，Q₂はクロツクパルス時間t₁のタイ
ミングで“０”になり（第８図ｃ，ｄ）ステート
S₀を示す信号TT₀が発生されて（第８図ｅ）、こ
の信号TT₀によつてブロツク検出回路２のトラン
ジスタTR₁をオンにし、各ブロツク配線b₁〜b₁₁
の配線容量Cbを放電する。続いて、次のクロツ
クパルス時間t₂のタイミングでデイレイフリツプ
フロツプDF６の出力Q₁は“１”になり、ステー
トS₁を示す信号TT₁（第８図ｆ）及び信号TT₁＋
TT₃（第８図ｈ）が発生され、信号TT₁＋TT₃に
よつてノート検出回路４のトランジスタTR４を
オンして、各ノート配線n₁〜n₁₃の配線容量Cnを
充電し、信号TT₁によつてブロツク検出回路２の
アンド回路Ａ１を動作可能にし、フインガーコー
ド機能FC及びシンクロスタート機能SSを選択す
るフアンクシヨンスイツチを含むブロツクF₁に
対応する検出回路１４−１及びリズムR₁を選択
するフアンクシヨンスイツチを含むブロツクＦ２
に対応する検出回路１４−２、下び下鍵盤のノー
トＣ_L1，E₁，G₁を含むブロツクL₁に対応する検
出回路１４−４及び上鍵盤のノートE₂を含むブ
ロツクU₁に対応する検出回路１４−８の各デイ
レイフリツプフロツプDF₁と、自動ベースコード
処理用回路１５−１，１５−２のデイレイフリツ
プフロツプDF₂，DF₃及び自動アルペジオ処理用
回路１６のデイレイフリツプフロツプDF₄に信号
“１”を記憶する。これと同時にブロツク検出回
路２からエニイブロツク信号ABが発生される
（第８図ｉ）。 クロツクパルス時間t₃のタイミングになるとス
テートコントロール回路３のデイレイフリツプフ
ロツプDF７の出力Q₂は“１”になり、デイレイ
フリツプフロツプDF６の出力Q₁は“０”になつ
てステートS₂を示す信号TT₂が発生され（第８図
ｇ）、この信号TT₂によつてまずブロツク検出回
路２のブロツクＦ１に対応する検出回路１４−１
のアンド回路Ａ４が動作可能になり、トランジス
タTR₂をオンして、ブロツク配線b₁の配線容量
Cbを放電するとともにブロツク検信号Ｆ１Ｐを
出力する（第８図ｋ）。またこの信号TT₂はノー
ト検出回路４のアンド回路Ａ１２を動作可能に
し、信号FC，SSに対応する検出回路１７−２，
１７−１３のデイレイフリツプフロツプDF５に
信号“１”を記憶する。この記憶と同時にノート
検出回路４から出力されるエニイノート信号AN
は“１”になる（第８図ｊ）。クロツクパルス時
間t₄になるとステートS₃になり、ノート検出回路
４のデイレイフリツプフロツプDF５に記憶され
た信号“１”はクロツクパルス時間t₄，t₅のタイ
ミングでノートＣ#，Ｃに対応する出力ライン２
２，３３から機能FC，SSの選択を示す信号とし
て順次出力される（第８図ｌ）。ライン３３から
の信号の送出が完了するとクロツクパルス時間t₅
のタイミングでエニイノート信号AN冷は“０”
になり、次のクロツクパルス時間t₆のタイミング
でステートコントロール回路３のデイレイフリツ
プフロツプDF６の出力Q₁は“０”になつて再び
ステートS₂になる。このようにしてスートS₃，S₂
が交互に繰り返され、ブロツク検出回路２からは
ブロツクＦ２，Ｌ１，Ｕ１を示す信号Ｆ２Ｐ，Ｌ
１Ｐ，Ｕ１Ｐが順次出力され、これに応じてノー
ト検出回路４からはリズムR₁をを選択する信
号、下鍵盤の当該ノートＣ_L，Ｅ，Ｇを示す信
号、上鍵盤の当該ノートＥを示す信号が順次出力
される。 最初のステートS₁でブロツク検出回路２の各検
出回路１４−１〜１４−１１のデイレイフリツプ
フロツプDF１に記憶された信号の抽出が全て終
ると、ステートS₂において自動ベースコード処理
用回路１５−１のアンド回路A₇が動作可能とな
り信号“１”を信号Ａ１Ｐとして出力するととも
に、この信号をインバータＩ４で反転してアンド
回路Ａ６に加え、アンド回路Ａ６を不動作にし、
デイレイフリツプフロツプDF２の記憶をクリア
する。この自動ベースコード処理用回路１５−１
の出力Ａ１Ｐはオア回路OR１５を介し、自動ベ
ースコード制御信号APとしてノート検出回路４
の検出回路１７−１〜１７−１２の各オア回路
OR１６に加えられる。従つてブロツク検出回路
２の自動ベースコード処理用回路１５−１から信
号Ａ１Ｐが出力されるとノート検出回路４の検出
回路１７−１〜１７−１２のデイレイフリツプフ
ロツプDF５には全て信号“１”が記憶される。
なおこのとき検出回路１７−１３はオア回路OR
１８には信号APは加えられないが、これは検出
回路１７−１が検出回路１７−１３と同一のノー
トＣを表わしているため重複をさけるためであ
る。ノート検出回路４の検出回路１７−１〜１７
−１２の各デイレイフリツプフロツプDF５に記
憶された信号は次のクロツクパルス時間のタイミ
ングから各クロツクパルスに同期して順次出力さ
れる。すなわち、各検出回路１７−１〜１７−１
２の出力ライン２１〜３２には順次信号“１”が
現われる。ライン３２から信号“１”が出力さ
れ、エニイノート信号ANが“０”になるとステ
ートS₂になり、自動ベースコード処理用回路１２
−２のアンド回路Ａ９のアンド条件が成立し、そ
の出力信号“１”をインバータ１６を介してアン
ド回路Ａ８に加え、デイレイフリツプフロツプ
DF３の記憶をクリアするとともに信号Ａ２Ｐを
出力する。この信号Ａ２Ｐは前述したオア回路
OR１５を介して自動ベースコード制御信号APと
なつてノート検出回路４の検出回路１７−１〜１
７−１２のオア回路OR１６に加わり、各デイレ
イフリツプフロツプDF５に全て信号“１”を記
憶させる。従つて検出回路１７−１〜１７−１２
の出力ライン２１〜３２には各クロツクパルス時
間に同期して順次信号“１”が生じる。この自動
ベースコード処理用回路１５−１，１５−２の出
力Ａ１Ｐ，Ａ２Ｐに基づきノート検出回路４の検
出回路１７−１〜１７−１２から順次出力される
信号は自動ベースコード演奏用のキーコードデー
タを形成するための根音の検出に用いられる。 続いて自動アルペジオ処理用回路１６のアンド
回路Ａ１１のアンド条件が成立し、その出力信号
“１”をインバータＩ８で反転してアンド回路Ａ
１０に加え、デイレイフリツプフロツプDF４の
記憶をクリアするとともに自動アルペジオ制御信
号ARPを送出する。信号ARPの送出が完了する
と、再びステートS₀になり、これによりブロツク
検出回路２及びノート検出回路４による１回の走
査が完了し、以下同様の走査が繰り返えされる。 このようにしてブロツク検出回路２の各検出回
路１４−１〜１４−１１及び自動ベースコード処
理用回路１５−１，１５−２から出力された信号
Ｆ１Ｐ〜Ａ２Ｐはエンコーダ１８に加えられる。
エンコーダ１８はオア回路OR１０，OR１１，
OR１２から成り、各検出回路１４−１〜１４−
１１及び自動ベースコード処理用回路１５−１，
１５−２の出力に応じて、ブロツクの種類を表わ
す種類別コードBC₁，BC₂，BC₃を発生する。こ
のブロツクの種類と種類別コードBC₁，BC₂，
BC₃との関係を表に示すと、第３表のようにな
る。

【表】 エンコーダ１８でエンコードされた種類別コー
ドBC₁〜BC₃は第９図に示す種類別コードレジス
タ８に加えられる。 種類別コードレジスタ８はステージ８−３にお
いてその詳細が代表して示されているように、加
えられた信号をオア回路OR２６を介してデイレ
イフリツプフロツプDF９のデータ入力に加え、
その出力をアンド回路Ａ２３、オア回路OR２６
を介して入力にフイードバツクするようになつて
おり、アンド回路Ａ２３の他の入力には前記ステ
ートコントロール回路３（第７図）からの信号
TT₃が加えられている。この信号TT₃はステート
コントロール回路３のアンド回路Ａ１９の出力を
デイレイフリツプフロツプDF８で48μｓ遅延さ
せたものでであり、第８図ｍに示すようにステー
トS₃を示す信号である。従つて、ブロツク検出回
路２からステートS₂で送出された種類別コート
BC₁〜BC₃は次の状態である。ステートS₃の間一
時保持される。 種類別コードレジスタ８の各出力信号及びその
各出力信号を夫々インバータＩ１６，Ｉ１７，Ｉ
１８で夫々反転した信号はデコーダ１０に加えら
れる。デコーダ１０はアンド回路Ａ２４〜Ａ３０
からなり、加えられる種類別コードBC₁〜BC₃に
対応して、フアンクシヨンスイツチを含むブロツ
クの検出時間を示す信号Ｆ１Ｔ，Ｆ２Ｔ、ペダル
鍵盤のキースイツチを含むブロツクの検出時間を
示す信号PT、下鍵盤のキースイツチを含むブロ
ツクの検出時間を示す信号LT、上鍵盤のキース
イツチを含むブロツクの検出時間を示す信号
UT、自動ベースコード処理時間を示す信号Ａ１
Ｔ，Ａ２Ｔを各アンド回路Ａ２４〜Ａ３０から出
力する。これらの信号Ｆ１Ｔ〜Ａ２Ｔは後に詳述
する制御信号形成回路１１（第９図）に加えられ
る。 また、デコーダ１０のアンド回路Ａ２６〜Ａ２
８の出力は夫々デイレイフリツプフロツプDF１
２〜DF１４及びDF１７9DF１９を介し、ペダル
鍵盤のキースイツチがオンしていることを示す信
号Ｐ、下鍵盤のキースイツチがオンしていること
を示す信号Ｌ、上鍵盤のキースイツチがオンして
いることを示す信号Ｕとしてチヤンネルプロセツ
サ２００（第１図）に送出される。 またブロツク検出回路２を介して出力されたス
テートS₀を示す信号TT₀及びブロツク検出回路２
のアルペジオ処理回路１６の出力ARPは夫々デ
イレイフリツプフロツプDF１０，DF１１及び
DF１５，DF１６、及びDF２０，DF２１を介し
て信号Ｘ、信号ARPとしてチヤンネルプロセツ
サ２００に送出される。 ブロツク検出回路２のブロツクL₁〜L₄，U₁〜
U₄に対応する検出回路１４−４〜１４−１１の
出力信号L₁P〜U₄Pはオア回路OR１３，OR１４
からなるエンコーダ１９に加えられ、各オクター
ブを示すオクターブコードOC₁，OC₂にエンコー
ドされ、ノート検出回路４の各検出回路１７−１
〜１７−１３の出力はオア回路OR２０，OR２
１，OR２２，OR２３からなるエンコーダ３４に
加えられ、各ノートを示すノートコードNC₄〜
NC₁にエンコードされる。このオクターブコード
OC₁，OC₂及びノートコードNC₁〜NC₄を夫々各
オクターブ音域、各ノートに対応して表に示す
と、第４表、第５表のようになる。

【表】

【表】 フアンクシヨンスイツチからの信号の処理 ブロツク検出回路２及びノート検出回路４によ
るキースイツチ及びフアンクシヨンスイツチの走
査において、まず最初にブロツクＦ１，Ｆ２のフ
アンクシヨンスイツチの検出が行なわれる。すな
わちブロツク検出回路２からブロツクＦ１，Ｆ２
に対応する信号Ｆ１Ｐ，Ｆ２Ｐが順次出力され、
この信号Ｆ１Ｐ，Ｆ２Ｐに応じて当該ブロツクク
Ｆ１，Ｆ２内のオンしているフアンクシヨンスイ
ツチを示す信号がノート検出回路４の対応する検
出回路１７−１，１７−３から順次出力される。
ノート検出回路４の検出回路１７−１〜１７−１
２の出力はライン２１〜３２を介して第１０図に
示すコード検出回路５のノートレジスタ３５に加
えられ、また検出回路１７−１３の出力はライン
３３、第１１図に示すデイレイフリツプフロツプ
DF２９を介してフアンクシヨンデータ転送回路
７のステージ７−２０，７−２１に加えられる。 ノートレジスタ３５は12ステージのシフトレジ
スタからなり、各ステージ３５−１〜３５−１２
の詳細はステージ３５−１に代表して示されてい
る。すなわち、各ステージ３５−１〜３５−１２
はロード制御用アンド回路Ａ４８、クリア制御用
アンド回路Ａ４９、シフト制御用アンド回路Ａ４
７を具え、アンド回路Ａ４７，Ａ４８，Ａ４９の
出力はオア回路OR４２を介してデイレイフリツ
プフロツプDF２２のデータ入力に加えられてお
り、アンド回路Ａ４８にはライン２１〜３２から
の信号と、ロード信号LLが加えられ、アンド回
路Ａ４９にはデイレイフリツプフロツプDF２２
の出力とクリア信号CLが加えられ、アンド回路
Ａ４７には前段３５−１２〜３５−２のデイレイ
フリツプフロツプDF２２の出力とシフト信号SL
が加えられている。従つてノートレジスタ３５は
ロード信号LLが加わるとライン２１〜３２の信
号を対応するステージ３５−１〜３５−１２に読
み込み、クリア信号CLが加わると各ステージ３
５−１〜３５−１２の信号をクリアし、またシフ
ト信号SLが加わると各ステージ３５−１２〜３
５−２の信号を右方に順次シフトする。 ブロツク検出回路２及びノート検出回路４によ
る走査の最初の出力であるブロツク検出回路２の
出力Ｆ１Ｐは制御信号形成回路１１（第９図）の
オア回路OR３３に加えられる。オア回路OR３３
の出力はインバータＩ２０で反転されクリア信号
CLとしてノートレジスタ３５に加わり、ノート
レジスタ３５の各ステージ３５−１〜３５−１２
の信号をクリアする。またブロツク検出回路２の
出力信号Ｆ１Ｐはエンコーダ１８（第５図）を介
して種類別コードレジスタ８に加えられ、一時保
持されたのちデコーダ１０のアンド回路Ａ２４を
介してオア回路OR３４に加えられる。オア回路
OR３４の出力はロード信号LLとしてノートレジ
スタ３５に加えられる。従つて、ノートレジスタ
３５の各ステージ３５−１〜３５−１２にはオン
しているフアンクシヨンスイツチを含む信号が順
次読み込まれる。ノートレジスタ３５のステージ
３５−１〜３５−１２に読み込まれた信号の一部
であるステージ３５−１〜３５−１０に保持され
た信号はライン４１〜５０を介してフアンクシヨ
ンデータメモリ６−１〜６−１０（第１１図）に
加えられる。またノートレジスタ３５の各ステー
ジ３５−１〜３５−１２の出力はライン４１〜５
２を介してフアンクシヨンデータ転送回路（第１
１図）に加えられる。 フアンクシヨンデータメモリ６−１〜６−１０
はこのチツプ内で直接使用するシングルフインガ
機能SF、フインガーコード機能FC、カスタム機
能CA、メモリ機能Ｍ、コンスタント機能CON、
エンベロープコントロール機能EC、カプラ機能
UL、ダンプコントロール機能DC、フツトスイツ
チ機能FS、アツプターン機能UTを選択するフア
ンクシヨンスイツチからの信号を夫々記憶するも
のである。各メモリ６−１〜６−１０の詳細はメ
モリ６−１〜６−４に代表して示されている。す
なわち各メモリ６−１〜６−１０はクリア制御用
のアンド回路Ａ６１と、ロード制御用アンド回路
Ａ６２を具えており、アンド回路Ａ６１，Ａ６２
の出力はオア回路OR５１を介してデイレイフリ
ツプフロツプDF２５のデータ入力に加えられて
おり、アンド回路Ａ６１にはデイレイフリツプフ
ロツプDF２５の出力と後述するロード信号LF１
をインバータＩ３１で反転した信号が加えられ、
アンド回路Ａ６２には対応するライン４１〜５０
の信号とLF１が加えられている。なお、ライン
４１に対応するメモリ６−１のアンド回路Ａ６２
にはライン４２の信号をインバータＩ３２で反転
した信号及びライン４３の信号をインバータＩ３
３で反転した信号が更に加えられており、またラ
イン４２に対応するメモリ６−２のアンド回路Ａ
６２にはライン４３の信号をインバータＩ３３で
反転した信号が更に加えられており、ライン４１
に対応するメモリ６−１はライン４２，４３に信
号がないという条件で読み込み可能となり、ライ
ン４２に対応メモリ６−２はライン４３に信号が
ないという条件で読み込み可能となるようになつ
ている。 フアンクシヨンデータメモリ６−１〜６−１０
を制御するロード信号LF１は第９図に示した制
御信号形成回路１１によつて形成される。第９図
においてデコーダ１０によつてデーダされたアン
ド回路Ａ２４の出力信号Ｆ１Ｔはアンド回路Ａ４
５に加えられる。アンド回路Ａ４５の他の入力に
は第７図に示したステートコントロール回路３か
らの信号TTPが加えられている。この信号TTP
はアンド回路Ａ１９の出力をインバータＩ１５で
反転した信号とデイレイフリツプフロツプDF８
の出力信号とをアンド回路Ａ２２でアンド条件を
とつた信号であり、第８図ｎに示すようにステー
トS₃を示す信号TT₃の最後の48μｓの間“１”に
なる信号である。従つてアンド回路Ａ４５はステ
ートS₃の最後の48μｓの間成立する。このアンド
回路Ａ４５の出力信号はタイミングを合せるため
にデイレイフリツプフロツプDF３０で48μｓ遅
延され、ロード信号LF１としてのフアンクシヨ
ンデータメモリ６−１〜６−１０に加えられる。
このロード信号LF１によつてフアンクシヨンデ
ータメモリ６−１〜６−１０にはブロツクＦ１の
オンしているフアンクシヨンスイツチを示す信号
はフアンクシヨンデータメモリ６−１〜６−１０
に記憶される。なお、フアンクシヨンデータメモ
リ６−７に記憶される信号ULは第９図のアンド
回路Ａ３１に加えられ、上鍵盤のキースイツチの
音と下鍵盤のキースイツチの音とをカツプリング
するために用いられる。 フアンクシヨンデータ転送回路７は検出された
フアンクシヨンスイツチからの信号を転送するた
めのものである。フアンクシヨンデータ転送回路
７はステージ７−１〜７−２７からなる27ステー
ジのシフトレジスタから構成される。なおこのフ
アンクシヨンデータ転送回路７における各ステー
ジ内のアンド回路、オア回路及びデイレイフリツ
プフロツプ等は夫々別体のものであるが説明の便
宜上同一の機能を有するものには同一の符号を付
す。またこの回路７の各ステージのデイレイフリ
ツプフロツプDF２６には全て周期１μｓの２相
クロツクパルスφ_１，φ_２が加えられており、全
て周期１μｓで動作する。 ブロツクＦ１に含まれる各機能SS，ST，
FSS，UTを選択するフアンクシヨンスイツチか
らの信号が加えられるステージ７−２１〜７−２
４は、その詳細がステージ７−２１に代表して示
されているようにロード制御用アンド回路Ａ６
８、クリア制御用アンド回路Ａ６７、シフト制御
用アンド回路Ａ６９を具えており、この各アンド
回路Ａ６７，Ａ６８，Ａ６９の出力をオア回路
OR５４を介してデイレイフリツプフロツプDF２
６のデータ入力に加え、このデイレイフリツプ
DF２６の出力をアンド回路Ａ６７、オア回路OR
５４を介して入力にフイードバツクするとともに
次段のシフト制御用アンド回路Ａ６９に加えるよ
うになつている。 ステージ７−２５〜７−２７はチヤタリングの
影響を除去したフツトスイツチからの信号FS′、
ペダル鍵盤又は下鍵盤のキースイツチがオンして
いることを示すキーオン信号KON、自動ベース
コード機能であるシングルフインガー機能あるい
はフインガーコード機能あるいはカスタム機能の
いずれかが選択されていることを示す自動ベース
コード選択信号ABCが夫々加えられる。その詳
細はステージ７−２５に代表して示してあるよう
にロード制御用アンド回路Ａ６８を具えておりこ
のアンド回路Ａ６８の出力と前段のデイレイフリ
ツプフロツプDF２６の出力をオア回路OR５４を
介してデイレイフリツプフロツプDF２６に加え
るようになつている。ここでフツトスイツチ信号
FS′は、一定周期のパルス信号をインバータＩ
３７を反転した信号が加えられる３ビツトのシフ
トレジスタ５３の最終ビツトの信号がデータ入力
に加えられるデイレイフリツプフロツプDF１０
０の出力と前述したフアンクシヨンデータメモリ
６−９に記憶された信号FSとアンド条件をとつ
たアンド回路Ａ７８の出力によりセツトされ、デ
イレイフリツプフロツプDF１００の出力と信号
FSをインバータＩ２００で反転した信号とのア
ンド条件をとつたアンド回路Ａ２００の出力によ
つてセツトされるフリツプフロツプFF１の出力
を用い、信号FSからチヤタリングの影響を除去
したものである。またキーオン信号KONは後に
詳述するようにキーオンレジスタ３７（第９図）
に一時保持された信号であり、自動ベースコード
選択信号ABCは前述したフアンクシヨンデータ
メモリ６−１，６−２，６−３のいずれか１つに
信号“１”が記憶されていれば“１”となるオア
回路OR５３からの信号である。またステージ７
−１〜７−７はその詳細が７−１〜７−２に示さ
れているように、ロード制御用アンド回路Ａ６８
を具え、このアンド回路Ａ６８の出力及び前段の
デイレイフリツプフロツプDF２６からの信号を
オア回路OR５４を介してデイレイフリツプフロ
ツプDF２６に加えるようになつており、前述し
たステージ７−２５〜７−２７と同様の構成であ
る。この各ステージ７−１〜７−７には夫々後に
詳述する第１２図の回路からのノートデータN₁
〜N₄及びオクターブデータB₁〜B₃が発生してい
ることを示すオア回路OR７４（第１２図）から
の信号Ｂ及び第９図のオア回路OR３０からの種
類別データＵ〜ARPが発生していることを示す
信号Ｋ及び第１０図に示したノートレジスタ３５
に信号が記憶されていることを示す信号LKMが
加えられている。なお上記各ステージ７−１〜７
−６に加えられる信号N₁〜N₄，Ｂ，Ｋは回路の
テスト用として用いられる。 ブロツクＦ１に含まれるフアンクシヨンスイツ
チの検出に続いてブロツクＦ２に含まれるフアン
クシヨンスイツチの検出が開始されると、ブロツ
ク検出回路２の検出回路１４−２の出力Ｆ２Ｐは
オア回路OR３３、インバータＩ２０（第９図）
を介してクリア信号CLとしてノートレジスタ３
５（第１０図）に加えられ、各ステージ３５−１
〜３５−１２に保持されたいたブロツクＦ１に関
するデータをクリアし、新らたにブロツクＦ２に
含まれるフアンクシヨンスイツチからの信号を読
み込み、これをフアンクシヨンデータ転送回路７
の各ステージ７−８〜７−２０に加える。 各ステージ７−８〜７−２０はその詳細がステ
ージ７−２０に代表して示されているようにロー
ド制御用アンド回路Ａ６８、クリア制御用アンド
回路Ａ６７、シフト制御用アンド回路Ａ６９及び
各アンド回路Ａ６７，Ａ６８，Ａ６９の出力がオ
ア回路OR５４を介して加えられるデイレイフリ
ツプフロツプDF２６を具えており、前述したス
テージ７−２１−７−２４と同一の構成からな
る。 ステージ７−２１〜７−２７及び７−１〜７−
７の各ロード制御用アンド回路Ａ６８はアンド回
路Ａ７１の出力によつて制御される。このアンド
回路Ａ７１には前述したフアンクシヨンデータメ
モリ６−１〜６−１０の読み込みのタイミングを
与えるロード信号LF１及び同規信号SY３３が加
えられている。ここで同期信号SY３３は第１４
図Ｃに示すように２相クロツクパルスφ_A，φ_Bに
よつて決定される48μｓのクロツクパルス時間
（第１４図ａ、第８図ａ）のうちの33μｓ目に発
生される信号であり、その周規はクロツクパルス
φ_A，φ_Bと同じく48μｓ、またパルス幅は１μｓ
である。従つてステージ７−２１〜７−２７及び
７−１〜７−７には信号LF１が加つているとき
同期信号SY３３のタイミングで、加えられてい
る信号が読み込まれる。 またステージ７−８〜７−２０のロード制御用
アンド回路６８はアンド回路Ａ７０の出力によつ
て制御される。このアンド回路Ａ７０には信号
LF２及び上記同期信号SY３３が加えられてい
る。ここで信号LF２は第８図で示した制御信号
形成回路１１で形成される。すなわち、この信号
LF２はデコーダ１０のアンド回路Ａ２５の出力
である信号Ｆ２Ｔと信号TTPとのアンド条件を
とつたアンド回路Ａ４６の出力、すなわちノート
検出回路４（第６図）からブロツクF₂のオンし
ているフアンクシヨンスイツチを示す信号が出力
されているステートS₃の最後の48μｓに出力され
るパルス信号をデイレイフリツプフロツプDF３
１で48μｓ遅延した信号である。従つてステージ
７−８〜７−２０には、信号LF₂が加わつている
とき同期信号SY３３のタイミングでライン４１
〜５２及びデイレイフリツプフロツプDF２９か
ら加えられる信号が読み込まれる。 フアンクシヨンデータ転送回路７は各ステージ
７−１〜７−２７に記憶した信号を順次シフトす
ることによりステージ７−１のデイレイフリツプ
フロツプDF２６の出力からリアルデータ信号と
して出力する。フアンクシヨンデータ転送回路７
に送られるシフト信号はノア回路NR５，NR６か
らなるフリツプフロツプによつて形成される。す
なわちノア回路NR５にはクロツクパルス時間
（第１４図ａ）の７μｓ目発生される同期信号SY
７（第１４図ｂ）が加えられており、ノア回路
NR６には前述した同期信号SY３３（第１４図
ｃ）をデイレイフリツプフロツプDF２７で１μ
ｓ遅延した信号が加えられている。従つてノア回
路NR６の出力は第１４図ｄに示すように同期信
号SY７に同期して立上り、同期信号SY３３から
１μｓ遅延して立下る信号となる。この信号は各
ステージ７−１〜７−２７のシフト制御用アンド
回路Ａ６９に加えられ、各ステージの信号を時計
方向に（７−２７から７−１に向けて）順次シフ
トする。この順次シフトされる信号はステージ７
−１のデイレイフリツプフロツプDF２６から出
力され、アンド回路Ａ７２の他の入力には上記ノ
ア回路NR６の出力が加えられている。従つてア
ンド回路７２は信号LKM，BEAT，Ｖ２，Ｖ
１，BV，R₈〜R₁，RV，SS，ST，FSS，UT，
FS，KON，ABCの順からなるシリアルフアンク
シヨンデータFDを同期信号SY７から順次出力す
る。この信号FDはクロツクパルスφ_１によつて
ゲートされるトランジスタTR３０を介し、イン
バータＩ２０１，Ｉ３９を経て、端子TFDから
フアンクシヨンデータFDとして送出される。な
お、ノア回路NR６の出力及びアンド回路Ａ７１
の出力はノア回路NR４を介してステージ７−２
１〜７−２４のクリア制御用アンド回路Ａ６７に
加えられており、またノア回路NR６の出力及び
アンド回路Ａ７０の出力はノア回路NR３を介し
てステージ７−８〜７−２０のクリア制御用アン
ド回路Ａ６７に加えられており、ロード時及びシ
フト時は前に記憶されていた信号をクリアするよ
うになつている。 また同期信号SY３３はクロツクパルスφ_１に
よつてゲートされるトランジスタTR３１を介
し、インバータＩ２０２，Ｉ３８を経て同期信号
SYとして送出される。 押圧した鍵を示すキーコードデータの発生 ブロツク検出回路２において、フアンクシヨン
スイツチを含むブロツクF₁，F₂の抽出が終る
と、ペダル鍵盤のキースイツチを含むブロツクＰ
が抽出され、これに応じてデコーダ１０（第９
図）のアンド回路Ａ２６からの信号PTが出力さ
れる。今、自動ベースコード機能を選択する信号
SF，FC，CAがいずれもが選択されていないと
すると、ノア回路NR１の出力は“１”であり、
信号TTPが生じているときアンド回路Ａ３４の
アンド条件が成立する。このアンド回路Ａ３４の
出力はオア回路OR３６を介し、キーテータ選択
信号SKNとしてキーコードレジスタ９（第１２
図）に加えられる。 また下鍵盤のキースイツチを含むブロツクL₁
〜L₄が抽出されるとデコーダ１０のアンド回路
Ａ２７から信号LTが出力され、上鍵盤のキース
イツチを含むブロツクU₁〜U₄が抽出されるとデ
コーダ１０のアンド回路Ａ２８から信号UTが
夫々出力される。信号LT，UTは回路OR３６を
介し、キーデータ選択信号SKNとしてキーコー
ドレジスタ９に加えられる。 キーコードレジスタ９には前述したようにノー
ト検出回路４（第６図）から発生されるノートコ
ードNC₁〜NC₄が加えられる。このキーコードレ
ジスタ９のステージ９−１〜９−４は、その詳細
はステージ９−１に代表して示されているように
ロード制御用アンド回路Ａ７７及びその出力が加
えられるデイレイフリツプフロツプDF３６から
なる回路と、ロード制御用アンド回路Ａ７８、ク
リア制御用アンド回路Ａ７９及びアンド回路Ａ７
８，Ａ７９の出力がオア回路OR６１を介して加
えられるデイレイフリツプフロツプDF３７から
なる回路との２つの回路からなり、この２つの回
路のうちアンド回路Ａ７８，Ａ７９、オア回路
OR６１及びデイレイフリツプフロツプDF３７か
らなる回路はここでは用いられず、後述する根音
を示すノートコードの読み込みに用いられる。な
おレジスタ９のステージ９−１〜９−４内のアン
ド回路、オア回路等は夫々別体のものであるが説
明の便宜上同一の機能をするものに対しては同一
の符号を付して説明する。 キーコードデータ選択信号SKNはキーコード
レジスタ９の各ステージの９−１〜９−４の各ロ
ード制御用アンド回路Ａ７７に加えられ各アンド
回路Ａ７７を動作可能にする。これにより加わる
ノートコードNC₁〜NC₄を各デイレイフリツプフ
ロツプDF３６に加える。デイレイフリツプフロ
ツプDF３６はこのノートコードNC₁〜NC₄を48
μｓ遅延させた後、夫々オア回路OR６５〜OR６
８を介し、またオア回路６５，６６の各出力は更
にオア回路OR７１，OR２を介して加算器１２−
１〜１２−４の入力Ａに加えられる。 またキーコードレジスタ９のステージ９−５，
９−６にはブロツク検出回路２（第５図）から各
ブロツクL₁〜L₄，U₁〜U₄の抽出に応じて発生さ
れるオクターブコードOC₁，OC₂が加えられる。
キーコードレジスタ９のステージ９−５，９−６
はこのオクターブコードOC₁，OC₂を一持保持す
るものである。すなわちオクターブコードOC₁，
OC₂はキーコードレジスタ９のステージ９−５，
９−６の各オア回路OR６２を介してデイレイフ
リツプフロツプDF３９のデータ入力に加えら
れ、このデイレイフリツプフロツプDF３９の出
力はアンド回路Ａ８０、オア回路RO６２を介し
て入力にフイードバツクされるとともに、デイレ
イフリツプフロツプDF３８に加えられており、
またアンド回路Ａ８０の他の入力にはステートS₃
を示す信号TT₃が加えられている。従つて加えら
れたオクターブコードOC₁，OC₂はステートS₃の
間だけ保持されるようになつている。なおレジス
タ９のステージ９−５，９−６は同一の構成から
なり、その詳細はステージ９−５に代表して示さ
れている。 ここでキーコードレジスタ９のステージ９−
５，９−６に保持される信号は２ビツトの信号で
あるが、この信号は次のようにして３ビツトの信
号に変換される。すなわち、ステージ９−５の出
力はノア回路NR７で反転されることによつて第
１ビツトの信号B₁となり、またステージ９−
５，９−６の出力は排他オア回路ER５によつて
排他オア条件がとられることによつて第２ビツト
の信号B₂となり、さらにステージ９−５，９−
６の出力をアンド回路Ａ９０でアンド条件をとる
ことにより第３ビツトの信号B₃となる。この第
１ビツトの信号B₁、第２ビツトの信号B₂、第３
ビツトの信号B₃をオクターブコードOC₁，OC₂と
の関係のものに表に示すと第６表のようになる。

【表】 第１ビツトの信号B₁は加算器１２−５の入力
Ａに加えられ、第２ビツトの信号B₂は加算器１
２−６の入力Ａに加えられる。 加算器１２−１〜１２−６は入力Ａに加わる信
号と入力Ｂに加わる信号とを加算する。ところで
このとき加算器１２−１〜１２−４の入力Ｂには
信号が加えられていない。従つて、加算器１２−
１〜１２−４からは加えられた信号がそのまま出
力される。ただし、キーコードレジスタ９のステ
ージ９−１〜９−４の出力が低音側のＣ音「Ｃ
_L」を示すノートコードNC₄〜NC₁“1100”であ
るときにはオア回路OR６５の出力をインバータ
Ｉ４３で反転した信号、オア回路６６の出力をＩ
４４で反転した信号及びオア回路OR６７，OR６
８の出力が加わるアンド回路Ａ８９のアンド条件
が成立し、信号“１”をオア回路OR７１，OR７
２を介して加算器１２−１，１２−２の夫々の入
力Ａに加え、加算器１２−１〜１２−４の入力Ａ
に加わるコード信号（NC₄〜NC₁）を高音側のＣ
音「Ｃ」を示すコード信号“1111”に変換する。
またこのときアンド回路Ａ８９の出力“１”は加
算器１２−５，１２−６の入力Ｂに加わり、オク
ターブを表わす第１ビツトの信号及び第２ビツト
の信号に“１”を加算する。 加算器１２−１，１２−２の出力はアンド回路
Ａ９２，Ａ９３を介してデイレイフリツプフロツ
プDF４０，DF４１に加えられ、加算器１２−
３，１２−４の出力は直接デイレイフリツプフロ
ツプDF４２，DF４３に加られる。ここで加算器
１２−１〜１２−４の出力が高音側のＣ音「Ｃ」
を示すコード信号“1111”であるときには加算器
１２−１〜１２−４の各出力が加わるナンド回路
NA１の出力は“０”となり、アンド回路Ａ９
２，Ａ９３を動作不能として低音側のＣ音「Ｃ
_L」を示すコード信号“1100”に変換する。 また、加算器１２−５，１２−６の出力は夫々
デイレイフリツプフロツプDF４４，DF４５に加
えられ、アンド回路Ａ９０の出力はデイレイフリ
ツプフロツプDF４６に加えられる。 このようにしてデイレイフリツプフロツプDF
４０〜DF４３からはノートを示すノートデータ
N₁〜N₄が出力され、デイレイフリツプフロツプ
DF４４〜DF４６からはオクターブを示すオクタ
ーブデータB₁〜B₃が発生される。 例えばキーコードレジスタ９のステージ９−４
〜９−１に低音側のＣ音「Ｃ_L」を示すノートコ
ードNC₄〜NC₁“1100”が読み込まれ、キーコー
ドレジスタのステージ９−６，９−５に第１オク
ターブを示すオクターブコードOC₂，OC₁“00”
が読み込まれたとする。このときはアンド回路Ａ
８９のアンド条件が成立し、加算器１２−４〜１
２−１の入力Ａにはコード信号“1111”が加えら
れ、加算器１２−４〜１２−１の出力“1111”は
ナンド回路NA１のナンド条牛が成立することに
よつて再びコード信号“1100”に変換される。ま
たこのとき加算器１２−６，１２−５の入力Ａに
は信号“10”が加えられ、入力Ｂには“11”が加
えられる。従つて加算器１２−６，１２−６の出
力は“00”となる。またこのときアンド回路Ａ９
０の出力は“０”である。従つて、デイレイフリ
ツプフロツプDF４３〜DF４０からはノートデー
タN₄〜N₁“1100”が出力され、デイレイフリツ
プフロツプDF４６〜DF４４からはオクターブデ
ータB₃〜B₁“000”が出力される。すなわち、低
音側のＣ音「Ｃ_L」を示すノートコードNC₄〜
NC₁がキーコードレジスタ９のステージ９−１〜
９−６に読み込まれたときは、ノートを示すノー
トデータN₄〜N₁は“1100”となり、オクターブ
を示すオクターブデータB₃〜B₁は“000”とな
る。 また、高音側のＣ音「Ｃ」を示すノートコード
NC₄〜NC₁“1111”が読み込まれたときはナンド
回路NA１のナンド条件が成立し、ノートデータ
N₄〜N₁は“1100”となる。しかしこのとき加算
器１２−５，１２−６の入力Ｂには信号は加わら
ないので、オクターブを表わすオクターブデータ
B₁〜B₃は変化しない。このようにして形成され
たノートデータN₄〜N₁とオクターブデータB₃〜
B₁は７ビツトのキーコードデータKCとしてチヤ
ンネルプロセツサ２００（第１図）に送出され
る。 コード検出 自動ベースコード機能の１つであるフインガー
コード機能（FC）またはカスタム機能（CA）が
選択された場合は下鍵盤で押圧された複数鍵の音
程関係からその押圧された鍵によつて構成される
コードの種類を検出する。ブロツク検出回路２
（第５図）によつてフアンクシヨンスイツチを含
むブロツクＦ２の抽出されると、48μｓの信号Ｆ
２Ｔがオア回路RO３３、インバータＩ２０（第
９図）を介してクリア信号CLとしてノートレジ
スタ３５（第１０図）に加えられ各ステージ３５
−１〜３５−１２に保持されている信号をクリア
する。また下鍵盤のキースイツチを含むブロツク
L₁〜L₄が抽出され、この抽出に応じてノート検
出回路４（第６図）の出力ライン２１〜３３から
オンしているキースイツチのノートを示す信号が
出力されるとデコーダ（第９図）のアンド回路Ａ
２７から信号LTが出力される。この信号LTはア
ンド回路OR３４を介し、ロード信号LLとしては
ノートレジスタ３５に加えられる。ノートレジス
タ３５はノート検出回路４の出力ライン２１〜３
２に順次生じるオンしている下鍵盤のキースイツ
チのノートを示す信号を反応するステージ３５−
１〜３５−１２に読み込み、これを記憶する。な
お、クリア信号CLはブロツク検出回路２の自動
ベースコード処理用回路１５−１から信号Ａ／Ｐ
が出力されるまで発生されないのでノートレジス
タ３５はオンしているキースイツチの属するブロ
ツクL₁〜L₄に関係なく全て読込まれる。なお、
高音側のＣ音「Ｃ」に対応するキースイツチを検
出する検出回路１７−１３の出力は低音側のＣ音
「Ｃ_L」に対応するステージ３５−１に読み込まれ
るようになつている。すなわち、検出回路１７−
１３（第６図）の出力はアンド回路Ａ１５に加え
られる。アンド回路Ａ１５の他の入力にはデコー
ダ１０のアンド回路Ａ２４，Ａ２５の出力である
信HF１Ｔ，Ｆ２Ｔをオア回路OR３１を介し、イ
ンバータＩ１９で反転した信号、すなわち、フア
ンクシヨンスイツチを含むブロツクＦ１，Ｆ２以
外のブロツクの検出が行なわれているとき“１”
となる信号が加えられている。従つて下鍵盤
のキースイツチの検出時にはアンド回路Ａ１５は
動作可能となり、検出回路１７−１３の出力はア
ンド回路Ａ１５、ライン２０、オア回路OR４５
（第１０図）を介してノートレジスタ３５のステ
ージ３５−１のロード制御用アンド回路Ａ４８に
加えられる。 このようにしてノートレジスタ３５には下鍵盤
のオンしているキースイツチのノートを示す信号
が対応するステージ２５−１〜２５−１２に全て
読み込まれ、記憶される。下鍵盤のキースイツチ
を含むブロツクの抽出が終り、アンド回路Ａ２７
（第９図）からの信号LTが無くなるとロード信号
LLは“０”となり、以後発生する上鍵盤のオン
しているキースイツチのノートを示す信号はノー
トレジスタ３５には読み込まれない。 上鍵盤のキースイツチを含むブロツクの抽出が
終り、ブロツク検出回路２に設けられた自動ベー
スコード処理用回路１５−１から信信号Ａ１Ｐが
出力されると、48μｓ遅延してデコーダ１０のア
ンド回路Ａ２９から信号Ａ１Ｔが出力される。こ
の信号Ａ１Ｔはオア回路OR３２を介し、シフト
信号SLとしてノートレジスタ３５の各ステージ
３５−１〜３５−１２のシフト制御用アンド回路
Ａ４７に加えられる。また信号Ａ１Ｔはオア回路
OR３３、インバータＩ２０を介し、クリア信号
CLとしてノートレジスタ３５に加えられる。従
つてノートレジスタ３５は48μｓのクロツクパル
スに同期して各ステージ３５−１〜３５−１２に
記憶している信号、すなわち下鍵盤のオンしてい
るキースイツチのノートを示す信号を次右方にシ
フトし、48×12μｓ後にはステージ３５−１２に
記憶されていた信号はステージ３５−１に移され
る ノートレジスタ３５において、ステージ３５−
１に記憶されている信号に対して、各ステージ３
５−１〜３５−１２に保持されている信号は所定
の音程関係にある。すなわちステージ３５−１の
出力は完全１度、ステージ３５−２の出力は短２
度、ステージ３５−３の出力は長２度、ステージ
３５−４の出力は短３度、ステージ３５−５の出
力は長３度、ステージ３５−６の出力は完全４
度、ステージ３５−７の出力は減５度、ステージ
３５−８の出力は完全５度、ステージ３５−９の
出力は短６度、ステージ３５−１０の出力は長６
度、ステージ３５−１１の出力は短７度、ステー
ジ３５−１２の出力は長７度の音程関係にある。 従つて、ノートレジスタ３５のシフト時におけ
る各ステージ３５−１〜３５−１２の出力から下
鍵盤で押鍵されたコードの種類を検出することが
できる。このコード検出においては、ステージ３
５−１の出力である完全１度音程の音を示す信号
IN₁、ステージ３５−３の出力をインバータＩ２
７で反転した長２度音程の音がないことを示す信
号IN_２、ステージ３５−４の出力である短３度
音程の音を示す信号IN₃b、ステージ３５−６の
出力をインバータＩ２６で反転した完全４度音程
の音がないことを示す信号IN_４、ステージ３５
−７の出力をインバータＩ２５で反転した減５度
音程の音がないことを示す信号IN₅、ステージ
３５−７の出力である減５度音程の音を示す信号
IN₅b、ステージ３５−８の出力である完全５度
音程の音を示す信号IN₅、ステージ３５−１０の
出力をインバータＩ２４で反転した長６度音程の
音がないことを示す信号IN_６、ステージ３５−
１１の出力である短７度音程の音を示す信号
IN₇bが用いられ、アンド回路Ａ５２，Ａ５３，
Ａ５４，Ａ５５によつて行なわれる。 アンド回路Ａ５２は短７度、減５度、短３度音
程の音を含むコードを検出するためのものであ
り、アンド回路Ａ５２の条件を論理式で示すと、 ・SL・IN₁・IN_２・IN₃b ・IN_４・IN₅b・IN_６・IN₇b ……(1) となる。すなわち１度音程、短３度音程、減５度
音程、短７度音程の鍵が同時に押鍵されていると
きに長２度音程、完全４度音程、長６度音程の鍵
が押圧されていないことが検出の条件となつてい
る。なお、信号SLはシフト信号、信号は後
述するコード検出信号メモリ４０の出力はインバ
ータＩ２８で反転した信号であり、まだコードの
検出がなされていないことを示す信号である。 アンド回路Ａ５３は短７度音程の音を含むコー
ド（セブンスコードあるいはマイナセブンコー
ド）を検出するためのものであり、アンド回路Ａ
５３の条件を論理式で示すと、 ・SL・IN₁・IN_２ ・IN_４・IN₅・IN_６・IN₇b ……(2) となる。すなわち１度音程、短７度音程の鍵が同
時に押鍵されているとき、長２度音程、完全４度
音程、減５度音程、長６度音程の鍵が押鍵されて
いないことが条件となつている。 アンド回路Ａ５４は完全５度音程の音を含むコ
ード（メジヤコードあるいはマイナコード）を検
出するためのものであり、アンド回路Ａ５４の条
件を論理式で示すと、 ・SL・IN₁・IN_２・IN_４ ・IN₅・IN₅・IN_６ ……(3) となる。すなわち１度音程、完全５度音程の鍵が
同時に押鍵されているとき、長２度音程、完全４
度音程、減５度音程、長６度音程の鍵が押鍵され
ていないことが条件となつている。 ノートレジスタ３５のシフト時において、上述
の論理式(1)、(2)、(3)のいずれかが成立すると、そ
の時点でアンド回路Ａ５２，Ａ５３，Ａ５４の出
力が加わるオア回路OR５０から48μｓ幅のコー
ド検出信号CHが出力される。 コード検出信号CHはアンド回路Ａ５８，Ａ５
９，Ａ６０に加えられ、アンド回路Ａ５８，Ａ５
９，Ａ６０を動作可能にする。これによりアンド
回路Ａ５８，Ａ５９，Ａ６０からコードの種類を
表わす信号７ｂ，３ｂ，５ｂが発生される。すな
わちコード検出信号CHが出力されたとき、ステ
ージ３５−１１から短７度音程の音を示す信号
IN₇bが出力されているとアンド回路アンド回路
Ａ５８のアンド条件が成立しオア回路OR４８か
ら短７度音程の音を含むコード（セブンスコー
ド）を表わすセブンス検出信号D₇が出力され
る。コード検出信号CHが出力されたとき、ステ
ージ３５−４から短３度を示す信号IN₃bが出力
されているとアンド回路Ａ５９のアンド条件が成
立し、オア回路RO４９から短３度音程の音を含
むコード（マイナコード）を表わすマイナ検出信
号Dmが出力される。コード検出信号CHが出力
されているときアンド回路Ａ５２から信号が出力
されているとアンド回路Ａ６０のアンド条件が成
立し、アンド回路Ａ６０から短７度音程、減５度
音程、短３度音程を含むコード（デミニツシユコ
ード）を示すデミニツシユ検出信号Ddが出力さ
れる。 本発明の主要な動作 第１０図においてコード検出信号CHはコード
検出信号メモリ４０に加えられる。コード検出信
号メモリ４０は、コード検出信号CHが加えられ
るとこの信号をオア回路４３を介してデイレイフ
リツプフロツプDF２３に加え、デイレイフリツ
プフロツプDF２３の出力をアンド回路Ａ５０、
オア回路４３を介して入力にフイードバツクする
ことによりコード検出信号CHを一時記憶するも
のである。コード検出信号メモリ４０の出力はイ
ンバータＩ２８で反転され、前述したアンド回路
Ａ５２〜Ａ５４に加えられる。これはノートレジ
スタ３５のシフトにおいて、前述論理式(1)、(2)、
(3)のいずれかが満足されコード検出信号CHが１
度出力されるとアンド回路Ａ５２〜Ａ５４を動作
不能とし、再び論理式(1)、(2)、(3)のいずれかが満
足してもコード検出信号CHを出力しないように
するためである。すなわち最初に検出されたコー
ドが優先され、その後はコード検出が行なわれな
いようになる。 このコード検出信号メモリ４０のアンド回路Ａ
５０には第１６図に示す回路によつて形成された
信号CCLをインバータＩ６０で反転した信号
が加えられており、この信号によつて
コード検出信号メモリ４０の記憶はクリアされる
ようになつている。信号CCLは第１６図に示す
ようにメモリ機能が選択されていることを示す信
号MM（第１１図のアンド回路Ａ６６の出力）を
インバータＩ２０３で反転した信号とブロツ
ク検出回路２の自動ベースコード処理用回路１５
−１の出出力Ａ１Ｐのアンド条件をとつたアンド
回路Ａ２０１の出力及び、信号MMをデイレイフ
リツプフロツプDF１０１に加え、このデイレイ
フリツプフロツプDF１０１の出力をインバータ
Ｉ２０４で反転した信号と信号MMとのアンド条
件をとつたアンド回路Ａ２０２の出力、すなわち
信号MMの立上りの48μｓの間だけ“１”となる
信号MMPとチヤンネルプロセツサ２００（第１
図）から送られた下鍵盤の鍵が新らたに押圧され
たことを示す信号LKNKとが加えられたオア回路
OR１０１の出力をオア回路１０２に加えて得た
ものである。すなわち信号CCLを論理式で示す
と CCL＝A1P・＋MMP＋LKNK となる。 従つてコード検出信号メモリ４０はメモリ機能
が選択されていない場合はブロツク検出回路２の
自動ベースコード処理用回路１５−１から信号Ａ
１Ｐが出力される毎にクリアされ、またメモリ機
能が選択されている場合は信号MMの立上り部で
クリアされるが信号Ａ１Ｐによつてはクリアされ
ない。なお下鍵盤で新らたに鍵が押圧されたとき
にはメモリ機能が選択されているいないにかかわ
らずコード検出信号メモリ４０はクリアされる。
すなわち、下鍵盤で新たに鍵が押圧されるまで前
記コード検出信号メモリの記憶が保持される。 ノンコード信号の発生 アンド回路Ａ５５（第１０図）はコードが成立
しない場合に用いられるノンコード信号を発生さ
せるためのものである。アンド回路Ａ５５の条件
は論理式で示すと ・CHH・SL・IN₁ ……(4) となる。ここで信号はノンコード信号メモ
リ３６の出力をインバータＩ２９で反転したもの
であり、まだノンコード信号NCが発生されてい
ないことを示す信号である。 従つてアンド回路Ａ５５はノートレジスタ３５
のシフトによつてステージ３５−１から最初に信
号IN₁が出力されると成立し、ノンコード信号NC
を出力する。この信号NCはノンコード信号メモ
リ３６に加えられる。ノンコード信号メモリ３６
はノンコード信号NCが加えられるとこの信号を
オア回路OR４４を介してデイレイフリツプフロ
ツプDF２４に加え、デイレイフリツプフロツプ
DF２４の出力をアンド回路Ａ５１、オア回路OR
４４を介して入力にフイードバツクすることによ
りノンコード信号NCを一時記憶するものであ
る。ノンコード信号メモリ３６のデイレイフリツ
プフロツプDF２４の出力はインバータＩ２９で
反転され、アンド回路Ａ５５に加えられる。すな
わち最初に出力されたノンコード信号NCのみ優
先されるようになつている。 なお、コード検出信号CH及びノンコード信号
NCは後述する根音の検出に用いられる。 ノートレジスタ３５のシフトによりステージ３
５−１２の信号がステージ３５−１に移され、１
サイクルのシフトが完了するとブロツク検出回路
２の自動ベースコード処理用回路１５−２から信
号Ａ２Ｐが出力される。信号Ａ２Ｐはオア回路
OR１５（第５図）を介し、自動ベースコード制
御信号APとなり、この信号APをインバータＩ３
０で反転してノンコード信号メモリ３６のアンド
回路Ａ５１に加え、ノンコード信号メモリ３６の
記憶をクリアする。 自動ベースコード処理用回路１５−２から信号
Ａ２Ｐが出力されるとデコーダ１０（第９図）の
アンド回路Ａ３０から信号Ａ２Ｔが出力される。
この信号Ａ２Ｔはオア回路３２を介し、シフト信
号SLとしてノートレジスタ３５に加えられる。
従つてノートレジスタ３５の各ステージ３５−１
〜３５−１２に記憶された信号は再び右方にシフ
トされる。これにより前述と同様にしてコード検
出信号CH、ノンコード信号NCが発生されるので
あるが、ここではコード検出信号CHは用いられ
ず、ノンコード信号NCがフインカーコード機能
又はカスタム機能が選択された場合において、コ
ードが検出されなかつたときのみ根音を検出する
ために用いられる。 根音の検出 フインガーコード機能が選択された場合におい
て根音の検出はコード検出信号CH又はノンコー
ド検出信号NCを用いて行なわれる。ブロツク検
出回路２（第５図）の自動ベースコード処理用回
路１５−１から信号Ａ１Ｐが出力されると（第１
５図１参照）、この信号Ａ１Ｐはオア回路OR１５
を介し、信号APとしてノート検出回路４（第６
図）の各検出回路１７−１〜１７−１２のオア回
路OR１６に加えられ、検出回路１７−１〜１７
−１２の出力ライン２１〜３２から各ノートを示
す信号が順次出力される（第１５図３〜１４参
照）。このとき前述したノートレジスタ３５には
シフト信号SLが加えられ、各ステージ３５−１
〜３５−１２に記憶された信号が順次右方にシフ
トされる。ここで検出回路１７−１〜１７−１２
からの信号の発生は48μｓ毎に行なわれ、またノ
ートレジスタ３５のシフトは48μｓ毎に行なわれ
るので両者は完全に同期している。例えば最初に
ステージ３５−２に記憶されていたノートＣ#を
示す信号がステージ３５−１にシフトされ、ステ
ージ３５−１から信号IN₁が出力されると、これ
に同期してノート検出回路４の検出回路１７−２
の出力ライン２２からノートＣ#を示す信号が出
力される。また最初にステージ３５−５に記憶さ
れていたノートＥを示す信号がステージ３５−１
までシフトされ、ステージ３５−１から信号IN₁
が出力されると、これに同期してノート検出回路
４の検出回路１７−５の出力ライン２５からノー
トＥを示す信号が出力される。すなわち、ノート
検出回路４からはノートレジスタ３５のステージ
３５−１から出力される信号IN₁に同期して当該
ノートを示す信号が出力される。従つてコード検
出時点でノート検出回路４から出力される信号を
検出すれば、この信号はコード成立時における完
全一度音程の音、すなわち根音にほかならない。 ノートレジスタ３５の出力は前述した論理式
(1)、(2)、(3)のいずれかを満足し、オア回路OR５
０からコード検出信号CHが出力されると、この
信号は制御信号形成回路１１（第９図）のアンド
回路Ａ３７に加えられる。アンド回路Ａ３７の他
の入力にはフアンクシヨンデータメモリ６−２
（第１１図）に記憶されたフインガコード機能が
選択されていることを示す信号FC及び自動ベー
スコード処理用回路１５−１による処理時間であ
ることを示す信号Ａ１Ｔが加えられている。従つ
てアンド回路Ａ３７はコード検出信号CHが加わ
ると動作可能となり、信号“１”を出力し、この
信号“１”はオア回路OR３８を介し、根音ロー
ド信号LKNとしてキーコードレジスタ９（第１
２図）のステージ９−１〜９−４の各アンド回路
Ａ７８に加えられる。これにより各アンド回路Ａ
７８は動作可能となり、このときノート検出回路
４のエンコーダ３４から出力されているノートコ
ードNC₁〜NC₄は根音のノートとしてオア回路
OR６１を介しデイレイフリツプフロツプDF３７
のデータ入力に加えられる。このフリツプフロツ
プDF３７の出力はアンド回路Ａ７９、オア回路
OR６１を介してフリツプフロツプDF３７の入力
にフイードバツクされ、加えられた根音を示すノ
ートコードNC₁〜NC₄を保持する。なおアンド回
路Ａ７９の他の入力には根音ロード信号LKNを
インバータＩ４１で反転した信号が加えられてお
り、根音ロード信号LKNが加えられるとそれま
で記憶されていた根音を示す信号をクリアするよ
うになつている。 またアンド回路Ａ３７（第９図）の出力はオア
回路OR３９を介し、Ｑメモリ３９に加えられ
る。Ｑメモリ３９は加えられた信号をオア回路
OR６０を介してデイレイフリツプフロツプDF３
５に加え、このフリツプフロツプDF３５の出力
をアンド回路Ａ７６、オア回路OR６０を介して
入力にフイードバツクするようになつており、加
えられた信号を記憶する。 ところで、ノートレジスタ３５のシフトにおい
て論理式(1)、(2)、(3)が１回も成立しないとコード
検出信号CHは発生しないので、根音を検出する
ことができない。このときはノートレジスタ３５
に記憶された信号のうち、最右方にある信号すな
わち最も低音側の信号の示すノートの音が仮根音
として検出される。このときの仮根音の検出は自
動ベースコード処理用回路１５−２から信号Ａ２
Ｐ（第１５図２参照）が出力され、ノートレジス
タ３５再びシフトされたときに検出されるノンコ
ード信号NCを用いて行なわれる。すなわちノー
トレジスタ３５のシフトにおいて最右方のステー
ジに記憶された信号がステージ３５−１までシフ
トされると、アンド回路Ａ５５のアンド条件が成
立してノンコード信号NCが出力される。またこ
のときノート検出回路４からは最右方のステージ
に記憶されていた信号のノートを示す信号が出力
される。 ノンコード信号NCはアンド回路Ａ３６（第９
図）に加えられる。アンド回路Ａ３６の他の入力
には前述したＱメモリ３９の出力をインバータＩ
２１で反転した信号、すなわちコードが成立しな
かつたことを示す信号と、フインガーコード機能
を選択する信号FCと自動ベースコード処理用回
路１５−２の出力Ａ２Ｐに基づく信号Ａ２Ｔ（第
１５図１６参照）が加えられている。従つて、こ
のときアンド回路Ａ３６のアンド条件が成立し、
信号“１”を出力する。この信号“１”はオア回
路OR３８を介し、根音ロード信号LKNとして、
キーコードレジスタ９（第１２図）に加えられ
る。これによりキーコードレジスタ９はこのとき
ノート検出回路４のエンコーダ３４から発生され
ているノートコードNC₁〜NC₄を仮根音を示す信
号として読み込む。 シングルフインガー機能が選択された場合は、
下鍵盤で押鍵された音が根音とされる。この場合
の根音の検出はノンコード信号NCを用いて行な
われる。シングルフインガー機能が選択されてい
る場合は下鍵盤では単一の鍵が押圧される。ノー
トレジスタ３５のシフトにおいてこの鍵のノート
を示す信号がステージ３５−１までシフトされる
とノンコード信号NCが発生される。このノンコ
ード信号はアンド回路Ａ３８（第９図）に加えら
れる。アンド回路Ａ３８の他の入力にはシングル
フインガー機能を選択する信号SFと自動ベース
コード処理用回路１５−１の出力Ａ１Ｐに基づく
信号Ａ１Ｔが加えられている。従つてこのときア
ンド回路Ａ３８のアンド条件が成立し、信号
“１”を出力する。この信号“１”はオア回路OR
３８を介し、根音ロード信号LKNとして、キー
コードレジスタ９（第１２図）に加えられる。こ
れによりキーコードレジスタ９はこのときノート
検出回路４のエンコーダ３４から発生されている
ノートコードNC₁〜NC₄を根音を示す信号として
読み込む。 カスタム機能が選択された場合は、ペダル鍵盤
で押鍵された音が根音とされる。ブロツク検出回
路２でペダル鍵盤のキースイツチを含むブロツク
Ｐが抽出され、デコーダ１０のアンド回路Ａ２６
（第９図）から信号PTが出力されるとこの信号
PTはアンド回路Ａ３５に加えられる。アンド回
路Ａ３５の他の入力にはカスタム機能を選択する
信号CAとステートS₃の最後の48μｓの間“１”
となる信号TTPが加えられている。従つてアン
ド回路Ａ３５はノート検出回路４からペダル鍵盤
で押圧された鍵のノートを示す信号が出力されて
いるときアンド条件が成立し、信号“１”を出力
する。この信号“１”はオア回路OR３８を介
し、根音ロード信号LKNとしてキーコードレジ
スタ９（第１２図）に加えられ、このときノート
検出回路４のエンコーダ３４から出力されている
ノートコードNC₁〜NC₄が、根音を示す信号とし
て読み込まれる。 フインガーコード機能が選択された場合のキーコ
ードデータの発生 フインガーコード機能が選択された場合は、下
鍵盤で押鍵された複数の音に基づいて、自動コー
ド演奏及び自動ベース演奏が行なわれる。すなわ
ち自動コード演奏を行うためのコード音を示すキ
ーコードデータは実際に押圧された下鍵盤のキー
スイツチからの信号に基づき発生され、自動ベー
ス演奏を行なうためのベース音を示すキーコード
データは前述のようにしてキーコードレジスタ９
（第１２図）に読み込まれた根音を示すノートコ
ードNC₁〜NC₄及びオクターブコードOC₁，OC₂
と、コード検出回路５（第１０図）から発生され
るコードの種類を示す信号Ｄ７またはDmまたは
Ddに基づき形成される。 下鍵盤で押圧されている鍵の音が所定のコード
を形成していると、コード検出回路５からコード
検出信号CHが発生され、これに応じて制御信号
形成回路（第９図）のアンド回路Ａ３７のアンド
条件が成立し、オア回路ROR３８から根音コー
ド信号LKNが出力されキーコードレジスタ９に
加えられる。またアンド回路Ａ３７の出力はオア
回路OR４１、オア回路OR５７を介してデイレイ
フリツプフロツプDF３２に加えられ、48μｓ遅
延された後に自動ベースコード用データ選択信号
AKDとしてアンド回路Ａ８５（第１２図）に加
えられる。アンド回路Ａ８５の他の入力には、後
述するシフトレジスタ５４（第１３図）からのベ
ースパターンを示す信号T₁，T₂，T₄，T₈、及び
フアンクシヨンデータメモリ６−５（第１１図）
からのコンスタント機能が選択されていることを
示す信号COMとが加わるオア回路OR８８（第１
３図）の出力信号Ｔ_Bが加えられている。従つて
アンド回路Ａ８５はベースパターンT₁，T₂，
T₄，T₈が生じているかあるいはコンスタント機
能が選択されているときそのアンド条件が成立
し、信号“１”をオア回路OR６４を介してアン
ド回路Ａ８１，Ａ８２，Ａ８３，Ａ８４に加え、
アンド回路Ａ８１〜Ａ８４を動作可能にする。 アンド回路Ａ８１〜Ａ８４の他の入力にはキー
コードレジスタ９のステージ９−１〜９−４の出
力が加えられており、キーコードレジスタ９に一
時保持されている根音のノートを示すノートコー
ドNC₁〜NC₄をアンド回路Ａ８１〜Ａ８４、オア
回路OR６５〜OR６８を夫々介して加算器１２−
１〜１２−４の入力Ａに加える。またこのときア
ンド回路Ａ８５の出力AKD・TBは第９図のオア
回路OR２９に加えられ、デイレイフリツプフロ
ツプDF１７からベース音（ペダル鍵盤の音）を
示す信号Ｐをチヤンネルプロセツサ２００（第１
図）に送出する。 加算器１２−１〜１２−４の入力Ｂには従音形
成用データSD₁〜SD₄が加えられている。この従
音形成用データSD₁〜SD₄は所定の音程を表わす
信号であり、従音形成用データ発生回路１３（第
１３図）において形成される。 フアンクシヨンデー転送回路７（第１１図）か
ら転送されたフアンクシヨンデータに応じて制御
データ記憶装置３００（第１図）から読み出され
た各種リズム等のパターンに関連したタイミング
を示す制御データは反転シリアル信号の形で
端子Ｔ_PDに加えられる。この信号はインバー
タＩ４９で反転され、信号PDとなり、シフトレ
ジスタ５４に加えられる。このシフトレジスタ５
４は２相クロツクφ_１，φ_２によつて動作するよ
うになつており、クロツクφ_１，φ_２に同期して
各ステージ５４−１〜５４−１７には各制御デー
タが順次読み込まれる。ここでステージ５４−１
４−５４−１７に読み込まれる信号は回路のテス
ト用信号Tx₃，Tx₂，Tx₁，Tx₀であり、ステージ
５４−１０〜５４−１３に読み込まれる信号はベ
ースパターンを示す４ビツトの信号T₃，T₄，
T₂，T₁であり、ステージ５４−８，５４−９に
読み込まれる信号はコード音の発音タイミングを
示すコードタイミング信号Tc′，Tcで、信号
Tc′は特にルンバ用の時間の長い信号であり、ス
テージ５４−７に読み込まれる信号は自動リズム
演奏装置（デジタルトーンジエネレータ４００
（第１図）内に設けられる）がオンしていること
を示すリズムオン信号RHYであり、ステージ５
４−６に読み込まれる信号はスローロツク用信号
SRであり、ステージ５４−２，５４−５に読み
込まれる信号はアルペジオパターンを示す信号
Ar₄，Ar₃，Ar₂，Ar₁であり、ステージ５４−１
に読み込まれる信号は、テスト用の信号TESTで
ある。なお上記信号のうちアルペジオパターンを
示す信号Ar₄，Ar₃，Ar₂，Ar₁、スローロツク用
信号SR、コードタイミング信号Tc′はチヤンネル
プロセツサ２００（第１図）に設けられた自動ア
ルペジオ演奏装置等で用いられるもので、図示し
た回路内では用いられないので詳細な説明は省略
する。 シフトレジスタ５４の各ステージ出力はトラン
ジスタQR₁₁〜TR₂₇に加えられ、トランジスタ
TR₁₁〜TR₂₇は、同期信号SY４８をデイレイフリ
ツプフロツプDF５１で１μｓに遅延した信号及
び同期信号SY４８をトランジスタTR₁₀によつて
１μｓのパルスφ_１でゲートした信号が加わるア
ンド回路Ａ１２０の出力によつてゲート制御され
ている。従つてトランジスタTR₁₁〜TR₂₇はクロ
ツクパルスφの最初の１μｓの間だけオンし、シ
フトレジスタ５４の各ステージに読み込まれた信
号を１μｓ幅の信号として出力し、そしてアンド
回路Ａ１２０の出力が“０”となつた後はその状
態がホールドされる。 他方、コード検出回路５（第１０図）で発生さ
れたコードの種類を表わすセブンス検出信号
D₇、マイナ検出信号Dm、デミニツシユ検出信号
Ddは夫々コードメモリ５５−１，５５−２，５
５−３に加えられる。コードメモリ５５−１〜５
５−３はその詳細がコードメモリ５５−３に代表
して示されているように加えられた信号をオア回
路OR７５を介してデイレイフリツプフロツプDF
４７に加え、デイレイフリツプフロツプDF４７
の出力をアンド回路Ａ９４、オア回路OR７５を
介して入力にフイードバツクすることにより信号
を記憶するものである。なお、アンド回路Ａ９４
の他の入力には第１６図に示した回路で形成され
た信号CMCLが加えられており、コードメモリ５
５−１〜５５−３に記憶された信号はこの信号
CMCLによつてクリアされるようになつている。
信号CMCLは第１６図に示すようにメモリ機能が
選択されていないことを示す信号とシングル
フインガ機能が選択されていることを示す信号
SFが加えられるオア回路OR１０３の出力とブロ
ツク検出回路２の自動アルペジオ処理用回路１６
の出力ARPとのアンド条件をとつたアンド回路
Ａ２０３の出力及び、前述したオア回路OR１０
１の出力及び信号SFをインバータＩ２０５で反
転した信号とのアンド条件をとつたアンド回
路Ａ２０４の出力をノア回路NR２０を介して取
りだしたものである。すなわち信号CMCLを論理
式で示すと CMCL＝・（＋）＋（＋）・ となる。 従つてコードメモリ５５−１〜３５−３は、メ
モリ機能が選択されていない場合はブロツク検出
回路２の自動アルペジオ処理用回路１６から信号
ARPが出力される毎にクリアされ、またシング
ルフインガ機能が選択されている場合も同様に信
号ARPが出力される毎にクリアされる。しかし
メモリ機能が選択されている場合には信号MMの
立上り部でコードメモリ５５−１〜５５−３はク
リアされるが信号ARPによつてはクリアされな
い。また下鍵盤で新らたに押圧されたときにはシ
ングルフインガ機能が選択されていないという条
件でコードメモリ５５−１〜５５−３はクリアさ
れる。 従音形成用データSD₁〜SD₄はシフトレジスタ
５４から読み出されたベースパターンを示す信号
T₁，T₂，T₄，T₈に応じて発生される。ベースパ
ターンを示す信号T₁〜T₈は４ビツトのコード信
号からなり、信号T₁〜T₈によつて発音する従音
の根音に対する音程が指定される。 ベースパターンを示す信号T₁〜T₈が発生され
ると、この信号T₁〜T₈はオア回路OR８８を介
し、信号Ｔ_Bとして出力される。そして、この信
号Ｔ_BはインバータＩ６１で反転されてアンド回
路Ａ９７に加えられ、またこの信号TBはデイレ
イフリツプフロツプDF４９で48μｓ遅延された
後アンド回路Ａ９７の他の入力に加えられる。従
つてアンド回路Ａ９７の出力は信号TBの最後の
48μｓの間のみ“１”となりこの信号はインバー
タＩ２６、アンド回路Ａ９５、オア回路OR７
６、インバータＩ４７を介してアンド回路Ａ１２
２に加えられる。アンド回路Ａ１２２の他の入力
にはアンド回路Ａ８５（第１２図の出力信号
AKD・TBが加えられている。従つて、このとき
アンド回路Ａ１２２のアンド条件は成立し、信号
“１”をアンド回路Ａ１００〜Ａ１１３に加え、
アンド回路Ａ１００〜Ａ１１３を動作可能にす
る。 アンド回路Ａ１００〜Ａ１１３にはベースパタ
ーンを示す信号T₁，T₂，T₄，T₈又はこの信号
T₁，T₂，T₄，T₈を夫々インバータＩ５８，Ｉ５
７，Ｉ５６，Ｉ５５で反転した信号が加えられて
いる。またアンド回路Ａ１００〜Ａ１１３には
夫々コードメモリ５５−１〜５５−３に記憶され
ている検出コードの種類を表わす信号D₇，Dm，
Ddに基づく信号が加えられている。従つて加え
られたベースパターンを示す信号T₁，T₂，T₄，
T₈及びコードメモリ５５−１〜５５−３に記憶
されている信号D₇，Dm，Ddに応じてアンド回路
Ａ１００〜Ａ１１３のうちの所定のアンド回路の
アンド条件が成立し、信号“１”を出力する。 例えば検出コードの種類が短７度音程を含むセ
ブンスコードであり、コードメモリ５５−１にセ
ブンス検出信号D₇が記憶され、コードメモリ５
５−２，５５−３には信号が記憶されていない場
合、ベースパターン信号T₁，T₂，T₄，T₈が
“1000”のときは、オア回路８４を介して出力さ
れるコードメモリ５５−２からの信号“０”をイ
ンバータＩ５１で反転した信号“１”が加えられ
るアンド回路Ａ１００及びベースパターン信号
T₁，T₂，T₄，T₈のみが加わるアンド回路Ａ１０
１の２つのアンド回路のアンド条件がが同時に成
立する。またベースパターン信号T₁，T₂，T₄，
T₈が“0100”のときはオア回路OR８３を介して
出力されるコードメモリ５５−３からの信号
“０”をインバータＩ５０で反転した信号“１”
が加わるアンド回路Ａ１０２及びベースパターン
信号T₁，T₂，T₄，T₈のみが加わるアンド回路Ａ
１０３の２つのアンド回路のアンド条件が同時に
成立する。またベースパターン信号T₁，T₂，
T₄，T₈が“1100”のときはインバータＩ５０の
出力が加わるアンド回路Ａ１０５のアンド条件が
成立し、ベースパターン信号T₁，T₂，T₄，T₈が
“0010”のときはインバータＩ５１の出力または
インバータＩ５０の出力とオア回路OR８５を介
して加わるコードメモリ５５−１からの信号のア
ンド条件をとつたアンド回路Ａ１２１の出力がオ
ア回路OR８６を介して加わるアンド回路Ａ１０
６のアンド条件が成立し、ベースパターン信号
T₁，T₂，T₄，T₈が“1010”のときはベースパタ
ーン信号のみが加わるアンド回路Ａ１０８のアン
ド条件が成立し、ベースパターン信号T₁，T₂，
T₄，T₈が“0110”のときはオア回路OR８５の出
力がオア回路OR８７を介して加わるアンド回路
Ａ１０９のアンド条件が成立し、ベースパターン
信号T₁，T₂，T₄，T₈が“1110”のときはオア回
路OR８５の出力が加わるアンド回路Ａ１１１の
アンド条件が成立し、ベースパターン信号T₁，
T₂，T₄，T₈が“0001”のときはベースパターン
信号のみが加わるアンド回路Ａ１１３のアンド条
件が成立する。 アンド回路Ａ１００〜Ａ１１３の出力はオア回
路OR７８〜OR８２からなるエンコーダ５６に加
えられる。エンコーダ５６はアンド回路Ａ１００
〜Ａ１１３の出力に応じて従音形成用データSD₁
〜SD₅を発生する。 このベースパターン信号T₁〜T₈と従音形成用
データSD₁〜SD₅との関係を表に示すと第７表〜
第10表のようになる。なお、第７表はコードメモ
リ５５−１〜５５−３のいずれにも信号が記憶さ
れていない場合、すなわち検出コードの種類がメ
ージヤコードである場合を示し、第８表はコード
メモリ５５−１のみにセブンス検出信号D₇が記
憶されているセブンスコードが検出されている場
合を示し、第９表はコードメモリ５５−２のみに
マイナ検出信号Dmが記憶されているマイナコー
ドが検出されている場合を示し、第10表はコード
メモリ５５−３にデミニユシユ検出信号Ddが記
憶され、他のコードメモリ５５−１，５５−２に
セブンス検出信号D₇、マイナ検出信号Dmが記憶
されている場合を示す。

【表】

【表】

【表】

【表】

【表】 このようにして従音形成用データ発生回路１３
で発生された従音形成用データSD₁〜SD₅のうち
信号SD₁〜SD₄は加算器１２−１〜１２−４（第
１２図）の入力Ｂに加えられる。 従音形成用データSD₁〜SD₄は前述したように
所定の音程を表わしており、この音程と従音形成
用データSD₁〜SD₄との関係を表に表わすと第11
表のようになる。ただしこの実施例では第11表に
示した従音形成用データのうち完全１度、短２
度、長２度、完全４度を示す信号は用いられてい
ない。

【表】

【表】 加算器１２−１〜１２−４は入力Ａに加わる根
音のノートを示すノートコードNC₁〜NC₄と入力
Ｂの加わる従音形成用データSD₁〜SD₄とを加算
して所望の従音のノートを示す信号を形成する。 ところで根音のノートを示す信号であるノート
コードNC₁〜NC₄の値は前述した第５表に示され
ているように連続して増加する値をとらない。す
なわちノートＣ#を表わすノートコード“0001”
の前にコード“0000”を欠き、ノートＤ#を表わ
すノートコード“0011”とノートＥを表わすノー
トコード“0101”の間にコード“0100”を欠き、
ノートＦ#を表わすノートコード“0111”とノー
トＧを表わすノートコード“1001”との間にコー
ド“1000”を欠き、ノートＡを表わすノートコー
ド“1011”とノートＡ#を表わすノートコード
“1101”との間にコード“1100”を欠いており、
この欠いたコードのうちの１つ“1100”を低音側
のＣ音「CL」を表わすノートコードとしてい
る。この点を注目してノートコードNC₁〜NC₄を
再度表に表わすと第12表のようになる。

【表】

【表】 このようにノートコードNC₁〜NC₄を定めたの
は４ビツトのデータであるノートコードNC₁〜
NC₄を循環的な信号とし、従音の形成を容易にす
るためであるが、ノートコードNC₁〜NC₄と従音
形成用データSD₁〜SD₄との加算結果がノートコ
ードとして用いていないコード“0000”、
“0100”、“1000”となつたりコード“1100”とな
つたりすると従音を形成することができない。そ
こでノートコードNC₁〜NC₄の下位２ビツト
NC₁，NC₂を従音形成データの第１ビツトの信号
SD₁又は第２ビツトの信号SD₂に基づき数値補正
をするようになつている。 この数値補正はアンド回路Ａ８６，Ａ８７，Ａ
８８を用いて行なわれる。すなわちアンド回路Ａ
８６には従音形成用データの第１ビツトの信号
SD₁及びオア回路OR６５の出力であるノートコ
ードNC₁〜NC₄の第１ビツトNC₁及びオア回路OR
７２の出力であるノートコードNC₁〜NC₄の第２
ビツトNC₂が加えられており、アンド回路Ａ８７
には従音形成用データの第２ビツトの信号SD₂及
びオア回路OR６５の出力信号NC₁及びオア回路
OR７２の出力信号NC₂が加えられており、アン
ド回路Ａ８８には従音形成用データの第２ビツト
の信号SD₂及びオア回路OR７１の出力であるノ
ートコードNC₁〜NC₄の第１ビツトNC₁をインバ
ータＩ４５で反転した信号及びオア回路OR７２
の出力信号NC₂が加えられており、 論理式 NC₁・NC₂・SD₁ ……(5) NC₁・NC₂・SD₂ ……(6) ₁・NC₂・SD₂ ……(7) のいずれか１つが成立すると信号“１”をオア回
路OR７０を介して加算器１２−１のキヤリイ入
力Ciに加え“１”を加算する。 例えば、ノートＤを表わすノートコードNC₄〜
NC₁“0011”と長３度音程を表わす従音形成用デ
ータ“0101”を加算すると値“1000”となり、こ
の値“1000”はノートコードNC₄〜NC₁として用
いられていない。しかし、このときはアンド回路
Ａ８６のアンド条件が成立し、値“１”を加算結
果“1000”に加算することにより、ノートＧを表
わすノートコードNC₄〜NC₁“1001”に変換す
る。このようにして加算結果がノートコードNC₄
〜NC₁として用いられていないコード又はコード
“1100”になつたときには適宜値“１”が加算さ
れ、数値補正が行なわれる。 また加算器１２−１〜１２−４の加算結果が
“1111”を超えたときに加算器１２−４から発生
されるキヤリイ信号は前述したアンド回路Ａ８５
の出力“１”により動作可能となつているアンド
回路Ａ９１を介して加算器１２−５に加えられ
る。 従音形成用データSD₁〜SD₅のうち信号SD₅は
ノア回路NR７、オア回路OR７３を介して夫々加
算器１２−５，１２−６の入力Ａに加えられる。
信号SD₅は１オクターブの音程を示すものであ
り、信号SD₅が“１”のときにはデイレイフリツ
プフロツプDF４４〜DF４６から発生されるオク
ターブデータB₁〜B₃を１オクターブ高める。信
号SD₅が“０”であるとキーコードレジスタ９の
ステージ９−５，９−６からのオクターブコード
OC₁，OC₂（夫々信号“０”）によつて加算器１
２−５，１２−６の入力Ａには夫々信号“１”、
“０”が加わり、デイレイフリツプフロツプDF４
４〜DF４６からは第１オクターブを示すオクタ
ーブデータB₁〜B₃が発生される。しかし、この
状態でSD₅が“１”となると加算器１２−５，１
２−６の入力Ａには夫々信号“０”、“１”が加わ
り、デイレイフリツプフロツプDF４４〜DF４６
からは１オクターブ高い第２オクターブを示すオ
クターブデータB₁〜B₃が発生される。 下鍵盤で押圧された鍵の音によつて所定のコー
ドが成立した後、押鍵変更によりコードが成立し
なくなつた場合はこのコードの不成立前に成立し
ていたコードの根音が再び用いられる。下鍵盤で
押圧された鍵の音が所定のコードを形成すると前
述のようにして制御信号形成回路１１のアンド回
路Ａ３７（第９図）のアンド条件が成立し、信号
“１”がオア回路３９を介してＱメモリ３９に加
えられ、Ｑメモリ３９に信号“１”が記憶され
る。 下鍵盤で押圧された鍵が押鍵変更され、コード
が成立しなくなると、ノンコード信号メモリ３６
（第１０図）の出力NCHは“１”となり、この信
号“１”は制御信号形成回路１１（第９図）のア
ンド回路Ａ３２に加えられる。アンド回路Ａ３２
の他の入力にはコード検出信号メモリ４０の出力
CHHをインバータＩ２３で反転した信号及びＱ
メモリ３９の出力Q′が加えられている。従つて
アンド回路Ａ３２は動作可能となり信号“１”を
アンド回路Ａ４１に加える。これにより、信号
TTPのタイミングでアンド回路Ａ４１は信号
“１”を出力し、この信号“１”はオア回路OR４
１、オア回路OR５７を介しデイレイフリツプフ
ロツプDF３２に加えられる。そしてこの信号は
48μｓ遅延された後自動ベースコード用データ選
択信号AKDとしてアンド回路Ａ８５（第１２
図）に加えられ、前述と同様にして従音形成動作
が行なわれる。 なお、信号AITの最後の48μｓの間になるとア
ンド回路Ａ４０のアンド条件が成立し、信号
“１”がノア回路NR８を介してＱメモリ３９のア
ンド回路Ａ７６に加えられ、メモリ３９に記憶さ
れた信号はクリアされる。またＱメモリ３９のア
ンド回路Ａ７６には、フアンクシヨンデータメモ
リ６−１〜６−３（第１１図）の各出力に基づき
形成された信号AICLが加えられている。この信
号AICLは、フアンクシヨンデータメモリ６−１
〜６−３の各オア回路OR５１の出力と各デイレ
イフリツプフロツプDF２５の出力との排他的論
理和をとつた排他的論理和回路ER１１，ER１
２，ER１３の出力をノア回路NR２、インバータ
Ｉ３５を介して取り出した信号及び第１６図に示
す回路から形成された信号MMP′をノア回路NR
２１に加えて得たものである。なおここで信号
MMP′は第１６図に示すようにメモリ機能が選択
されていることを示す信号MMをインバータＩ２
０６で反転した信号と信号MMをデイレイフリツ
プフロツプDF１０１に加え48μｓ遅延させた信
号とのアンド条件をとつたアンド回路Ａ２０５の
出力で、信号MMの立下り部分において生じる48
μｓ幅のパルス信号である。 従つてＱメモリ３９にはシングルフインガ機能
を選択するフアンクシヨンスイツチあるいはフイ
ンガコード機能を選択するフアンクシヨンスイツ
チあるいはカスタム機能を選択するフアンクシヨ
ンスイツチの投入時及びメモリ機能が選択されて
いることを示す信号MMのオフ時（例えばメモリ
機能を選択するフアンクシヨンスイツチのオフ
時）にもその記憶はクリアされるようになつてい
る。 なお、下鍵盤で押圧されている鍵が離鍵あるい
は押鍵変更され、根音が変化する際には次のよう
にして従音形成用データSD₁〜SD₅の発生がイン
ヒビツトされるようになつている。すなわち、キ
ーコードレジスタ９のステージ９−１〜９−４
（第１２図）の各デイレイフリツプフロツプDF３
７のデータ入力に加わる信号及び出力信号は夫々
排他オア回路ER１〜ER４に加えられ、排他オア
回路ER１〜ER４の出力はオア回路OR６３を介
し第１３図のオア回路OR７６に加わり、オア回
路OR７６の出力はインバータＩ４７で反転さ
れ、アンド回路Ａ１２２に加えられる。従つてキ
ーコードレジスタ９のステージ９−１〜９−４の
デイレイフリツプフロツプDF３７に加わる信号
が変化すると排他オア回路ER１〜ER４のいずれ
かの出力が“１”となり、これによつてアンド回
路Ａ１２２が不動作となつて従音形成用データ
SD₁〜SD₅の発生がインヒビツトされる。 またオア回路OR６３（第１２図）にはフアン
クシヨンデータメモリ６−５（第１１図）に記憶
されたコンスタント機能を選択する信号CON及
び前述した自動ベースコード用データ選択信号
AKDをインバータ１４２で反転した信号が加え
られており、コンスタント機能が選択されている
場合あるいは自動ベースコード用データ選択信号
AKDが発生されていない場合にも同様にして従
音形成用データSD₁〜SD₅の発生がインヒビツト
される。 次にメモリ機能が選択された場合について説明
する。 メモリ機能を選択するフアンクシヨンスイツチ
が投入されフアンクシヨンデータメモリ６−４
（第１１図）に信号Ｍが記憶されていると、この
信号Ｍはアンド回路Ａ６６に加えられる。アンド
回路Ａ６６の他の入力にはフアンクシヨンデータ
メモリ６−５の出力であるコンスタント機能が選
択されていることを示す信号CON及びシフトレ
ジスタ５４（第１３図）からのリズムがオンして
いることを示す信号RHYが加えられているオア
回路５２の出力と、前述したノア回路NR₂の出力
が加えられている。従つてアンド回路Ａ６６はコ
ンスタント機能が選択されているかあるいはリズ
ムがオンしているという条件で動作可能となり、
メモリ信号MMを出力する。この信号MMはＭメ
モリ３８（第９図）の信号保持用アンド回路Ａ７
５に加えられる。ところでＭメモリ３８にはオア
回路OR３８の出力である根音ロード信号LKNが
加えられており、この信号LKNはＭメモリ３８
のオア回路OR５９を介してデイレイフリツプフ
ロツプDF３４に加えられる。従つて、メモリ信
号MMが生じているときに根音ロード信号LKNが
出力されるとこの信号はメモリ３８に記憶され
る。 メモリ３８の出力M′はアンド回路Ａ４２に加
えられる。アンド回路Ａ４２の他の入力にはノン
コード信号メモリ３６の出力NCHをインバータ
Ｉ２２で反転した信号が加えられており、アンド
回路Ａ４２の条件を論理式で示すと FC・M′・AIT・TTP・ ……(8) となる。 従つて離鍵後においてアンド回路Ａ４２は動作
可能となり、信号“１”をオア回路OR４１、オ
ア回路OR５７を介してデイレイフリツプフロツ
プDF３２に加え、自動ベースコード用データ選
択信号AKDを発生させる。すなわちメモリ機能
を選択するフアンクシヨンスイツチが投入されて
いると、下鍵盤の鍵を離鍵しても離鍵前に押圧さ
れていた鍵に基づいて検出された根音に従つて自
動ベースコード用キーコードデータが発生され
る。 なおメモリ機能が選択されている場合は、下鍵
盤で押圧された鍵の形成するコードが検出される
とこのコード検出信号CHを記憶するコード検出
信号メモリ４０（第１０図）が前述したように新
らたに鍵が押圧されないかぎりクリアされないよ
うになつている。従つて離鍵時に誤つて下鍵盤で
押圧している鍵の一部を早く離鍵し、これにより
まだ離鍵されていない鍵が新らたなコードを形成
したとしても、これは検出されない。すなわち離
鍵前に成立していたコードに基づく根音によつて
自動ベースコード演奏が続けられる。 カスタム機能が選択された場合のキーコードデー
タの発生 カスタム機能が選択された場合は下鍵盤で押圧
された複数の鍵の音に基づいて自動コード演奏が
行なわれ、ペダル鍵盤で押圧された単一の鍵の音
に基づいて自動ベースコード演奏が行なわれる。
すなわち自動コード演奏を行うためのキーコード
データはフインガーコード機能が選択された場合
と同様にして実際に押圧された下鍵盤のキースイ
ツチからの信号に応じて発生される。しかし、自
動ベース演奏を行うためのキーコードデータはペ
ダル鍵盤で押圧された単一の鍵の音を根音とし、
下鍵盤で押鍵された複数の音の形成するコードの
種類に応じて次のようにして発生される。 ブロツク検出回路２（第５図）でペダル鍵盤の
キースイツチを含むブロツクＰが抽出され、デコ
ーダ１０（第９図）のアンド回路Ａ２６から信号
PTが出力されると、この信号はアンド回路Ａ３
５、オア回路OR３８を介し、根音ロード信号
LKNとしてキーコードレジスタ９に加えられ、
ペダル鍵盤で押圧された鍵のノートを示すノート
コードNC₁〜NC₄が根音としてキーコードレジス
タ９に読み込み、またアンド回路Ａ３５の出力は
オア回路３９を介してＱメモリ３９に加えられ、
Ｑメモリ３９に信号“１”を記憶する。 また下鍵盤で押圧されている鍵の音が所定のコ
ードを形成していると、コード検出回路５（第１
０図）からその検出コードの種類に応じて信号
D₇，Dm，Ddが発生され、この信号D₇，Dm，Dd
は従音形成用データ発生回路１３（第１３図）の
対応するコードメモリ５５−１〜５５−３に記憶
される。 従音形成用データSD₁〜SD₅は従音形成用デー
タ発生回路１３（第１３図）においてコードメモ
リ５５−１〜５５−３に記憶されたコードの種類
を表わす信号D₇，Dm，Dd及びシフトレジスタ５
４から出力されるベースパターン信号T₁，T₂，
T₄，T₈に応じて形成され、この従音形成用デー
タSD₁〜SD₅は加算器１２−１〜１２−６（第１
２図）に加えられ、キーコードレジスタ９に読み
込まれた根音に基づき所望の従音の形成が行なわ
れる。なおこの動作はフインガーコード機能が選
択された場合と全く同様である。なお、信号AIT
の最後の48μｓになるとメモリ機能が選択されて
いないという条件、すなわち、信号M′をインバ
ータＩ３４で反転した信号が“１”であるという
条件でアンド回路Ａ３９のアンド条件が成立し、
ノア回路NR８を介してＱメモリ３９のアンド回
路Ａ７６に加えられる信号を“０”にしてＱメモ
リ３９の記憶をクリアする。 またメモリ機能が選択された場合はアンド回路
Ａ６６（第１１図）からメモリ信号MMが発生さ
れ、ペダル鍵盤で押圧している鍵を離鍵しても、
離鍵以前にペダル鍵盤で押鍵されていた音を根音
としてキーコードデータKCが発生されるように
なつている。ペダル鍵盤である鍵が押圧される
と、アンド回路Ａ３５（第９図）のアンド条件が
成立し、オア回路OR３８から信号LKNが出力さ
れ、その鍵のノートを示すノートコードNC₄〜
NC₁が根音としてキーコードレジスタ９に読み込
まれるとともにアンド回路Ａ３５の出力“１”は
オア回路OR３９を介してＱメモリ３９に加えら
れ、Ｑメモリ３９に信号“１”が記憶される。ま
たメモリ信号MMが発生されていると、オア回路
OR３８から根音ロード信号LKNが出力されると
同時にメモリ３８に信号“１”が記憶される。と
ころでメモリ機能が選択されていると信号AITの
最後の48μｓになつてもアンド回路Ａ３９のアン
ド条件は成立せず、Ｑメモリ３９はクリアされな
い。このＱメモリ３９の出力Q′はアンド回路Ａ
４３に加えられる。アンド回路Ａ４３の他入力に
は信号TTP、信号CA及び信号AITが加えられて
いる。このアンド回路Ａ４３の条件を論理式で示
すと、 CA・AIT・TTP・Q′ ……(9) となる。 従つてこのときアンド回路Ａ４３のアンド条件
は成立し、信号“１”をオア回路OR４１，Ｏ５
７を介してデイレイフリツプフロツプDF３２に
加える。これによりデイレイフリツプフロツプ
DF３２から自動ベースコード用データ選択信号
AKDが出力され、離鍵前に押圧されていたペダ
ル鍵盤の鍵の音を根音とし、前述と同様にして従
音形成動作が行なわれる。 シングルフインガー機能が選択された場合のキー
コードデータの発生 シングルフインガー機能が選択された場合は、
下鍵盤で押鍵された単一の音に基づいて自動コー
ド演奏をするためのコード音を示すキーコードデ
ータ及び自動ベース演奏をするためのベース音を
示すキーコードデータが発生される。 ところでシングルフインガー機能による自動ベ
ースコード演奏においては下鍵盤で押圧される鍵
は上述のように単一であるのでコードの種類を検
出することができない。そこでペダル鍵盤の白鍵
あるいは黒鍵を押圧することによりコードの種類
を指定するようになつている。すなわちペダル鍵
盤で白鍵が押圧されると短７度音程７^bの音を含
むコード（セブンスコード）が指定され、黒鍵が
押圧されると短３度音程３^bの音を含むコード
（マイナコード）が指定され、白鍵及び黒鍵のい
ずれもが押圧されないとメージヤコードが指定さ
れる。 ペダル鍵盤で白鍵又は黒鍵が押圧されると、デ
コーダ１０（第９図）のアンド回路Ａ２６から信
号PTが出力される。この信号PTはアンド回路Ａ
３３に加えられる。アンド回路Ａ３３の他の入力
にはシングルフインガー機能が選択されているこ
とを示す信号SFが加えられている。従つてこの
ときアンド回路Ａ３３は動作可能となり、信号
PT，SFをコード検出回路５（第１０図）のアン
ド回路Ａ５６，Ａ５７に加える。アンド回路Ａ５
６の他の入力には白鍵のキースイツチに対応する
ノート検出回路４の出力ライン２１，２３，２
５，２６，２８，３０，３２，３３の信号がオア
回路OR４６を介して加えられており、一方アン
ド回路Ａ５７の他の入力には黒鍵のキースイツチ
に対応するノート検出回路４の出力ライン２２，
２４，２７，２９，３１の信号がオア回路OR４
７を介して加えられている。従つて、ペダル鍵盤
で白鍵が押圧されたときにはアンド回路Ａ５６の
アンド条件が成立し、信号“１”をオア回路OR
４８を介し、セブンス検出信号D₇として出力す
る。またペダル鍵盤で黒鍵が押圧されたときには
アンド回路Ａ５７のアンド条件が成立し、信号
“１”をオア回路OR４９を介し、マイナ検出信号
Dmとして出力する。 セブンス検出信号D₇及びマイナ検出信号Dmは
夫々第１３図に示すコードメモリ５５−１，５５
−２に加えられ、記憶される。 なお、ペダル鍵盤で白鍵又は黒鍵のいずれもが
押圧されていないときには、アンド回路Ａ５６，
Ａ５７のアンド条件は成立せず、コードメモリ５
５−１，５５−２には信号が記憶されない。この
ときはメージヤコードが指定されたことを意味す
る。 またコード検出回路５（第１０図）からノンコ
ード信号NCが出力されると、制御信号形成回路
１１（第９図）のアンド回路Ａ３８のアンド条件
が成立し、オア回路OR３８から根音ロード信号
LKNが出力され、キーコードレジスタ９（第１
２図）に下鍵盤で押圧されている単一の鍵のノー
トを示すノートコードNC₁〜NC₄が根音を示す信
号として読み込まれる。 シングルフインガー機能が選択された場合の自
動ベース演奏用キーコードデータは、従音形成用
データ発生回路１３（第１４図）においてコード
メモリ５５−１〜５５−２の出力信号及びシフト
レジスタ５４からのベースパターン信号T₁，
T₂，T₄，T₈に応じて発生される従音形成用デー
タSD₁〜SD₅を加算器１２−１〜１２−６（第１
１図）に加え、キーコードレジスタ９に記憶され
た根音を示すノートコードNC₁〜NC₄を加工する
ことによつて発生される。なおこのときの従音形
成用データ発生回路１３及び加算器１２−１〜１
２−６の詳細な動作は前述したフインガーコード
機能が選択された場合及びカスタム機能が選択さ
れた場合と同様である。ただし、このシングルフ
インガー機能が選択された場合にはデミニツシユ
コードを示す信号Ddは用いられていない。 またシングルフインガー機能が選択された場合
は、下鍵盤で単一の鍵のみしか押圧されないので
押圧された鍵のキースイツチからの信号に基づい
ては自動コード演奏用のキーコードデータを発生
することができない。従つて、シングルフインガ
ー機能が選択された場合においては、自動コード
演奏用のキーコードデータも従音形成データ発生
回路１３（第１３図）から発生される従音形成用
データSD₁〜SD₄によつて根音を加工することに
よつて発生される。 シングルフインガー機能が選択されていること
を示すフアンクシヨンデータメモリ６−１（第１
１図）からの信号SFは第１３図のアンド回路Ａ
９６に加えられる。アンド回路Ａ９６の他の入力
には前述したデイレイフリツプフロツプDF３２
（第９図）の出力信号である自動ベースコード用
データ選択信号AKDが加えられている。従つて
デイレイフリツプフロツプDF３２から自動ベー
スコード用データ選択信号が出力されるとアンド
回路Ａ９６は動作可能となり、信号“１”をシフ
トレジスタ５８に加える。シフトレジスタ５８は
信号“１”を順次シフトし、出力Ｑ_A〜Ｑ_Cから順
次信号“１”を出力する。 自動コード演奏用のキーコードデータを形成す
るための従音形成用データSD₁〜SD₅はシフトレ
ジスタ５８の出力及びコードメモリ５５−１，５
５−２に記憶された信号に応じて発生される。 例えばコードメモリ５５−１に信号“１”が記
憶され、セブンスコードが指定されている場合
は、シフトレジスタ５８の出力Ｑ_Aから信号
“１”が出力されているときに完全１度を示す従
音形成用データSD₄〜SD₁“0000”が発生され、
シフトレジスタ５８の出力Ｑ_Bから信号“１”が
出力されているときにアンド回路Ａ９９が動作可
能となり長３度音程を示す従音形成用データSD₄
〜SD₁“0101”が発生され、シフトレジスタ５８
の出力Ｑ_Cから信号“１”が出力されているとき
にアンド回路Ａ９８が動作可能となり短７度音程
を示す従音形成用データSD₄〜SD₁“1101”が発
生される。 このシフトレジスタ５８の出力Ｑ_A，Ｑ_B，Ｑ_C
とこれに応じて発生される従音形成用データSD₁
〜SD₄との関係を表に示すと第13表〜第15表のよ
うになる。なお第13表はコードメモリ５５−１，
５５−２のいずれにも信号“１”が記憶されてい
ず、メージヤコードが指定されている場合を示
し、第14表はコードメモリ５５−２に信号“１”
が記憶され、マイナコードが指定されている場合
を示し、第15表はコードメモリ５５−１に信号
“１”が記憶され、セブンスコードが指定されて
いる場合を示す。

【表】

【表】

【表】 シフトレジスタ５８の出力Ｑ_A〜Ｑ_Cから信号
“１”が出力されていると、オア回路OR７７から
信号Ｔ_CHが出力される。この信号Ｔ_CHは第１２図
のオア回路OR６４を介しアンド回路Ａ８１〜Ａ
８４に加えられ、各アンド回路Ａ８１〜Ａ８４を
動作可能にし、キーコードレジスタ９に記憶され
ている根音を示すノートコードNC₁〜NC₄を加算
器１２−１〜１２−４の入力Ａに加える。 加算器１２−１〜１２−４の入力Ｂには上記従
音形成用データSD₁〜SD₄が加えられており、根
音を示すノートコードNC₁〜NC₄とこの従音形成
用データSD₁〜SD₄を加算することにより自動コ
ード演奏用のノートを示すノートデータN₁〜N₄
を形成し、これをデイレイフリツプフロツプDF
４０〜DF４３を介して送出する。なおこのとき
の詳細な動作は自動ベース演奏用キーコードデー
タの形成と同様である。 オア回路OR７７から出力される信号Ｔ_CHは第
９図のオア回路OR２８に加えられコード音（下
鍵盤の音）を示す信号Ｌを発生させる。またこの
信号Ｔ_CHは第１２図のノア回路NR７、オア回路
OR７３を夫々介し、加算器１２−５，１２−６
の夫々の入力Ａに加えられる。これにより加算器
１２−５の出力は“０”となり、加算器１２−６
の出力は“１”となつて第２オクターブを示すオ
クターブデータB₁〜B₃がデイレイフリツプフロ
ツプDF４４〜DF４６から送出される。 メモリ機能が選択された場合は、下鍵盤で押圧
されている鍵盤が離鍵されても離鍵前に押圧され
ていた鍵の音を根音として自動コード演奏のため
のコード音を示すキーコードデータKC及び自動
ベース演奏のためのベース音を示すキーコードデ
ータKCが発生される。メモリ機能を選択するフ
アンクシヨンスイツチが投入されているとアンド
回路Ａ６６（第１１図）から出力されるメモリ信
号MMはM′メモリ３８（第９図）のアンド回路Ａ
７５に加えられる。 従つてオア回路OR３８から根音ロード信号
LKNが出力されると同時にメモリ３８に信号
“１”が記憶される。メモリ３８の出力M′はアン
ド回路Ａ４４に加えられる。アンド回路Ａ４４の
入力にはノンコード信号メモリ３６の出力NCH
をインバータＩ２２で反転した信号、信号
TTP、信号SF、信号AITが加えられている。こ
のアンド回路Ａ４４の条件を論理式で示すと、 ・M′・TTP・SF・AIT ……(9) となる。 従つてアンド回路Ａ４４のアンド条件は下鍵盤
で押圧されていた鍵の離鍵後において成立し、信
号“１”をオア回路OR４１，OR５７を介してデ
イレイフリツプフロツプDF３２に加える。これ
によりデイレイフリツプフロツプDF３２は自動
ベースコード用データ選択信号AKDを出力し、
離鍵前に下鍵盤で押圧されていた鍵の音を根音と
し、前述したようにして、自動コード演奏のため
のコード音を示すキーコードデータ及び自動ベー
ス演奏のためのベース音を示すキーコードが発生
される。 なお、第９図に示したキーオンメモリ３７はペ
ダル鍵盤あるいは下鍵盤が押圧されていることを
示すキーオン信号KONを記憶するものである。
すなわちペダル鍵盤あるいは下鍵盤のキースイツ
チが押圧されているとオア回路OR３７から信号
“１”が出力され、この信号“１”はオア回路OR
５８を介してデイレイフリツプフロツプDF３３
に加えられ、デイレイフリツプフロツプDF３３
の出力はアンド回路Ａ７４を介してデイレイフリ
ツプフロツプDF３３の入力にフイードバツクさ
れ保持される。ところでアンド回路Ａ７４の他の
入力にはデイレイフリツプフロツプDF３０の出
力LF１をインバータＩ６２で反転した信号及び
メモリ機能が選択されていることを示す信号MM
がオア回路OR５５を介して加えられており、キ
ーオンメモリ３７はメモリ機能が選択されていな
い場合は信号LF１が出力される毎にリセツトさ
れるが、メモリ機能が選択されている場合はLF
１によつてはリセツトされないようになつてい
る。このキーオン信号はKONは詳述しないがチ
ヤンネルプロセツサ２００（第１図）で用いられ
る。 （この発明による効果の説明） 以上説明したようにこの発明によればメモリ機
能が選択されている場合、コード音演奏用鍵盤で
押圧した鍵によつてコードが成立しその後一部の
鍵を離鍵し、これによつて新らたなコードが成立
してもこれは検出されないので、コード音演奏用
鍵盤の離鍵に際して離鍵が完全に一致しなくても
演奏者の意に反して自動ベースコード種類が変化
することなく、効果的な自動ベースコード演奏を
行ない得る効果を奏する。

【図面の簡単な説明】

第１図はこの発明に係わる電子楽器の一実施例
の概要を理解するためのブロツク図、第２図はそ
の要部を示す詳細ブロツク図、第３図は以下の図
面に使用する記号の説明図、第４図〜第７図及び
第９図〜第１３図及び第１６図は第２図各部の一
実施例を示す詳細回路図、第８図、第１４図、第
１５図はこの実施例の各部の信号を示すタイミン
グチヤートである。 ４……ノート検出回路、５……コード検出回
路、１１……制御信号形成回路、１２……キーコ
ード加工回路、１３……従音形成用データ発生装
置、４０……コード検出信号メモリ、５５……コ
ードメモリ。

Claims (1)

1. 【特許請求の範囲】 １ 鍵盤で押圧されている鍵によつて所定のコー
   ドが成立しているか否かを検出し、この検出に応
   じてコード検出信号を出力するコード検出回路
   と、 このコード検出信号に基づき前記所定のコード
   の根音を検出し、この根音を示す根音データを記
   憶保持するとともにこの根音データに基づき自動
   ベースコード演奏用のデータを形成する自動ベー
   スコード演奏用データ形成回路と、 前記コード検出回路から出力されるコード検出
   信号を記憶するコード検出信号メモリと、 前記コード検出信号メモリに記憶があるときは
   前記コード検出回路から出力されるコード検出信
   号を禁止する手段と、 前記鍵盤で新たに鍵が押圧されるまで前記コー
   ド検出信号メモリの記憶を保持する記憶保持手段
   と を具える電子楽器。 ２ 鍵盤で押圧されている鍵によつて所定のコー
   ドが成立しているか否かを検出し、この検出に応
   じてコード検出信号を出力するコード検出回路
   と、 このコード検出信号に基づき前記所定のコード
   の根音を検出し、この根音を示す根音データを記
   憶保持するとともにこの根音データに基づき自動
   ベースコード演奏用のデータを形成する自動ベー
   スコード演奏用データ形成回路と、 前記コード検出回路から出力されるコード検出
   信号を記憶するコード検出信号メモリと、 前記コード検出信号メモリに記憶があるときは
   前記コード検出回路から出力されるコード検出信
   号を禁止する手段と、 前記コード検出信号メモリの記憶を周期的にク
   リアする手段と、 メモリ機能選択手段と、 前記メモリ機能選択手段によりメモリ機能が選
   択されていることを条件に前記鍵盤で新たに鍵が
   押圧されるまで前記クリアする手段による前記コ
   ード検出信号メモリの周期的クリア動作を禁止し
   て前記コード検出信号メモリの記憶を保持する記
   憶保持手段と を具える電子楽器。 ３ 鍵盤で押圧されている鍵を検出し、その鍵の
   ノートを示す信号を順次出力するノート検出回路
   と、 このノート検出回路からコード音演奏用鍵盤で
   押圧されている鍵のノートを示す信号が出力され
   ているときこれを対応する記憶位置に記憶し、こ
   の信号をあるタイミングでシフトすることにより
   押圧された鍵の音程関係を検出し、この検出に応
   じてコード検出信号を出力するコード検出回路
   と、 このコード検出信号に基づき前記所定のコード
   の根音を検出し、この根音を示す根音データを記
   憶保持するとともにこの根音データに基づき自動
   ベースコード演奏用のデータを形成する自動ベー
   スコード演奏用データ形成回路と、 前記コード検出回路から出力されるコード検出
   信号を記憶するコード検出信号メモリと、 前記コード検出信号メモリに記憶があるときは
   前記コード検出回路から出力されるコード検出信
   号を禁止する手段と、 前記コード検出信号メモリの記憶を周期的にク
   リアする手段と、 メモリ機能選択手段と、 前記メモリ機能選択手段によりメモリ機能が選
   択されていることを条件に前記鍵盤で新たに鍵が
   押圧されるまで前記クリアする手段による前記コ
   ード検出信号メモリ期的クリア動作を禁止して前
   記コード検出信号メモリの記憶を保持する記憶保
   持手段と を具える電子楽器。