JPS6252678A - 画面メモリのアクセス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の目的 産業上の利用分野 本発明は、画像処理装置における画面メモリのアクセス
制御方式に関するものである。

従来の技術 グラフィック・ディスプレイなどと称される画像処理装
置では、順次読出しによって表示される１画面分の画像
信号を格納するランダムアクセス・メモリと、このラン
ダムアクセス・メモリに対するランダムアクセスによっ
てその内容を参照・変更するＣＰＵを備えている。

従来、表示のための順次読出しと描画のためのＣＰＵ側
のランダムアクセスが競合した場合には、表示画面の乱
れを防ぐうえで順次読出しが優先され、この間ＣＰＵは
ウェイトや、バスリクエストなどの待ち状態に遷移させ
られていた。

発明が解決しようとする問題点 上記画面メモリのアクセス制御方式では、表示のための
順次読出しが常に優先されるため、ＣＰＵ側がメモリア
クセスの待ち状態に置かれることが多くなり、ＣＰＵの
実動時間が短くなって描画速度が低下するという問題が
ある。

発明の構成 問題点を解決するための手段 上記従来技術の問題点を解決する本発明のアクセス制御
方式は、順次読出しとランダムアクセスに割当てる所定
長のメモリ・アクセス期間を前半部分と後半部分に分け
、各メモリ・アクセス期間の一方の部分において表示の
ための順次読出しを行わせ、処理装置が指定した連続ア
ドレス範囲にわたるランダムアクセスを、アドレスを歩
進させつつ各メモリ・アクセス期間の他方の部分におい
て連続的に実行することにより表示画面の乱れを生じさ
せることなく、描画速度を大幅に向上させるように構成
されている。

以下、本発明の作用を実施例と共に詳細に説明する。

実施例 第１図は、本発明の一実施例のアクセス制御方式が適用
される画像処理装置の構成を例示するブロック図である
。

１は１画面分の画像信号を格納するビデオＲＡＭ、２は
ラスク走査用の表示用アドレスとメモリ・アクセスの制
御信号を発生するアドレス・制御信号発生回路、３はビ
デオＲＡＭＩの内容を変更・参照するためにランダムア
クセスを行うＣＰＵ。

４はアドレス・制御信号発生回路２．ＣＰＵ３等にクロ
ック信号ＣＬＫを供給するクロック供給回路である。

また、５はビデオＲＡＭＩからデータバスエフ上に順次
読出しされた画像データをラッチするラッチ回路、６は
ラッチされた並列画像データを直列画像データに変換す
る並列／直列変換回路、７は直列画像データを表示する
ＣＲＴである。

さらに、８はＣＰＵ３がランダムアクセスを行ったこと
を検出して、ランダムアクセスの実行を制御するランダ
ムアクセス検出・制御回路、９はアドレス・制御信号発
生回路２が発生した制御信号を選択してビデオＲＡＭＩ
に供給する制御信号セレクタ、１０はアドレス・制御信
号発生回路２からアドレスバス２０上に出力される表示
用の順次読出しアドレスＤＡと、アドレスバス２１上に
出力されるランダムアクセス用のＣＰＵアドレスＣＡの
一方を選択してビデオＲＡＭＩに供給するアドレス・セ
レクタである。

１１はＣＰＵ３からランダムアクセス時に出力されるア
ドレスと書込みデータを保持し、ランダムアクセス検出
・制御回路８の制御に基づきバス２２上に出力するバッ
ファ回路である。１２と１３は、それぞれランダムアク
セス範囲の水平アドレスと垂直アドレスを歩進する水平
アドレスカウンタと垂直アドレスカウンタ、１４と１５
は、それぞれ水平アドレスの終点と垂直アドレスの終点
を保持する水平終点アドレスレジスタと垂直終点アドレ
スレジスタ、１６はランダムアクセスによる書込みデー
タを保持する書込みレジスタ、１７はランダムアクセス
による読出しデータを保持する読出しレジスタである。

第２図は、第１図の画像処理装置の動作を説明するため
のタイミング・チャートである。

最上段の波形ＣＬＫは、クロック供給回路４からアドレ
ス・制御信号発止回路２とＣＰＵ３に供給される共通の
クロック信号であり、４クロ・ツクの期間Ｔｏ、ＴＩ、
Ｔ２及びＴ３を１単位とするメモリ・アクセスサイクル
が、表示のための順次読出しと、ＣＰＵ３によるランダ
ムアクセスに対して共通に割当てられる。各メモリ・ア
クセスサイクルは、クロック期間ＴＯ及びＴ１から成る
前半部分と、クロック期間Ｔ２及びＴ３から成る後半部
分とに分けられ、表示のための順次読出しも、ＣＰＵ３
によるランダムアクセスも２クロ・ツク１（月間内に終
了する。

各メモリ・アクセスサイクルの前半部分は表示用の順次
読出しに固定的に割当てられ、各メモリ・アクセスサイ
クルの後半部分は、ＣＰＵ３によるランダムアクセスに
固定的に割当てられる。

アドレス・制御信号発生回路２は、クロック供給回路４
から供給されるクロック信号ＣＬＫに基づき表示用アド
レスＤＡを歩進させつつアドレスバス１５上に出力する
。これと並行して、アドレス・制御信号発生回路２は、
各メモリ・アクセスサイクルの前半部分における表示用
順次読出しのための制御信号Ｃｄｌと、後半部分におけ
る遅延されたランダムアクセスのための制御信号Ｃｄ２
を作成し、制御信号セレクタ９に供給する。　。

ＣＰＵ３は、ランダムアクセスの開始に先立って、ラン
ダムアクセス検出・制御書込８内に設置されセット／リ
セットによってランダムアクセスの未終了／終了を表示
するフリップフロップの出力Ｑを検査し、これがリセッ
ト状態にあればランダムアクセス可能と判断する。この
場合、ＣＰＵ３は、バッファ回路１１とランダムアクセ
ス検出・制御回路８に連なる信号線２３上にランダムア
クセスのための制御信号Ｃｃを出力すると共に、バッフ
ァ回路に連なるデータバス２４上にランダムアクセス範
囲のアドレス信号と書込みデータを出力する。

ランダムアクセス範囲のアドレス信号は、水平方向の開
始点アドレス、垂直方向の開始点アドレス、水平方向の
終点アドレス及び垂直方向の終点アドレスで構成され、
それぞれは、バ・ノファ回路１１とデータバス２２を経
て、水平アドレスカウンタ１２．垂直アドレスカウンタ
１３．水平終点アドレスレジスタ１４．垂直終点アドレ
スレジスタ１５及び書込みレジスタ１６に保持される。

ランダムアクセス検出・制御回路８は、クロ・ツク供給
回路８から供給されるクロソーク信号ＣＬＫに基づき各
メモリ・アクセス期間内の所定の時点で、信号線２３上
に制御信号Ｃｃが出力されていることを検出すると、上
述したバッファ回路２２から各カウンタやレジスタ１２
〜１６への各種データの転送を制御すると共に、ランダ
ムアクセスが未終了であることを表示するために内蔵の
フリップフロップをセットする。さらに、ランダムアク
セス検出・制御カウンタ８は、ＣＰＵ３から受けた制御
信号Ｃｃ中のリード／ライト種別等をアドレス・制御信
号発生回路２に通知する。

アドレス・制御信号発生回路２は、各メモリ・アクセス
サイクルの後半部分の制御信号Ｃｄ２の作成に際し、ラ
ンダムアクセス検出・制御回路８から受けたリード／ラ
イト種別等メモリ・アクセス内容に則した内容の制御信
号Ｃｄ２を作成する。

ランダムアクセス検出・制御回路８は、クロ・ツク供給
回路４から供給されるクロック信号ＣＬＫに基づき、各
メモリ・アクセスサイクルの後半部分において、内蔵の
フリップフロップのセ・ノド／リセット状態を検出し、
これがリセ・ノドされていればランダムアクセス無しと
して、制御信号セレクタ９とアドレスセレクタ１０に供
給する選択指令ＳＥＬを、第２図のＳＥＬ　１に示すよ
うにロー状態に保持する。

一方、ランダムアクセス検出・制御回路８は、内蔵のフ
リップフロップがセット状態にあれば、メモリ・アクセ
スサイクルの後半部分の開始時点において、制御信号セ
レクタ９とアドレス・セレクタ１０に供給する選択指令
ＳＥＬを、第２図の波形５ＥＬ２に示すように、ハイに
立上げる。

この結果、制御信号Ｃｄ２と、水平アドレスカウンタ１
２と垂直アドレスカウンタ１３からアドレスバス２１上
に出力されているＣＰＵアドレスＣＡがビデオＲＡＭＩ
に供給される。ランダムアクセス検出・制御回路８は、
ＣＰＵ３によるランダムアクセスがデータの書込みであ
る場合には、書込みレジスタ１６にタイミング信号を供
給し保持中の書込みデータをデータバス２２上に出力さ
せる。この書込みデータは、好適には画面内の所定領域
を塗りつぶすための１画素分のデータである。

ランダムアクセス検出・制御回路は、ランダムアクセス
がデータの読出しである場合には、読出しレジスタ１７
にタイミング信号を供給し、データバス２２上に読出さ
れるデータを保持させる。

ランダムアクセス検出・制御回路８は、ランダムアクセ
スの制御中は、各メモリ・アクセスサイクルにおいて水
平アドレスカウンタ１２に歩進パルスを供給し、そのア
ドレスを歩進させる。水平終点アドレスレジスタ１４は
、水平終点アドレスを保持すると共に、保持内容を水平
アドレスカウンタ１２の出力と比較し、比較結果が一致
すると、その旨をランダムアクセス検出・制御回路８に
通知する。この通知を受けたランダムアクセス検出・制
御回路８は、水平アドレスカウンタの内容から歩進数を
減算することにより水平開始点開始アドレスに復帰させ
と共に、垂直アドレスカウンタ１３の内容を歩進する。

垂直終点アドレスレジスタ１５は、垂直終点アドレスを
保持すると共に、保持内容を垂直アドレスカウンタ１３
の出力と比較し、比較結果が一致すると、その旨をラン
ダムアクセス検出・制御回路８に通知する。この通知を
受けたランダムアクセス検出・制御回路８は、ＣＰＵ３
が指定した水平・垂直範囲にわたるランダムアクセスが
全て終了したものと判定して、内蔵のフリップフロップ
をリセットし、その旨をＣＰＵ３に通知する。

上述のように、メモリ・アクセスサイクルの前半部分で
は表示用の順次続出しが行われ、後半部分では所定の連
続アドレス範囲にわたるランダムアクセスが行われる。

一方、ランダムアクセス検出・制御回路８は、ＣＰＵ３
によるランダムアクセスが行われていないことをフリッ
プフロップのリセット状態から検出したときには、なん
らの制御も行わない。この結果、各メモリ・アクセスサ
イクルの前半部分における表示用の順次読出しだけが行
われる。

すなわち、第２図のタイミング・チャートに例示するよ
うに、アドレス・セレクタ１０からビデオＲＡＭＩに供
給されるアドレス信号ＡＤＲは、ＣＰＵ３によるランダ
ムアクセスが行われない場合には、ＡＤＲＩとして示さ
れるように、そのメモリ・アクセスサイクルの全期間に
わたって表示用アドレスＤＡとなる。一方、ＣＰＵ３の
指定に基づきランダムアクセスが行われている期間には
、ＡＤＲ２として示されるように、後半部分のアドレス
信号ＡＤＲはＣＰＵアドレスＣＡとなる。

また、ＣＰＵ３によるランダムアクセスが行われていな
い場合には、データバス２２上に出現するデータは、第
２図中ＤＢＩとして例示するように前半部分の表示用デ
ータＤＤだけとなる。一方、ＣＰＵ３によるランダムア
クセスが行われている間には、ＤＢ２として例示するよ
うに、前半部分の表示用データＤＤと後半部分のデータ
ＣＤとなる。なお、図示のＣＤのうち実線だけの部分は
、ランダムアクセスが読出しの場合に該当し、点線部分
を含めた部分はランダムアクセスが書込みの場合に８亥
当する。

ランダムアクセス時にＣＰＵ３から出力される制御信号
によってランダムアクセス検出・制御回路８内のフリッ
プフロップ１１をセットする構成を例示したが、ＣＰＵ
アドレスの出力を検出してリップフロップ１１をセット
する構成としてもよい。

以上、各メモリ・アクセスサイクルの前半部分を表示用
順次読出しに固定的に割当てる構成を例示したが、後半
部分を割当てると共に前半部分をランダムアクセスに割
当てる構成としてもよい。

また、ＣＰＵ３による１回のランダムアクセスごとに水
平、垂直両方向の連続アドレス範囲を指定する構成を例
示したが、１回のランダムアクセスにおいて水平方向の
連続アドレス範囲のみを指定する構成とすることもでき
る。

発明の効果 以上詳細に説明したように、本発明に係わる画面メモリ
のアクセス制御方式は、各メモリ・アクセス期間の前半
又は後半の一方において、処理装置が指定した連続アド
レス範囲にわたるランダムアクセスを、アドレスを歩進
させつつ実行する構成であるから、ＣＰＵＩは随時ラン
ダムアクセスを開始し、なんらの待ち状態を経ることな
くランダムアクセスを終了できることになり、描画速度
を大幅に向上する。

また、本発明のアクセス制御方式においては、各メモリ
・アクセス期間の他方で必ず表示用の順次読出しが行わ
れるので、表示用データの周期的読出しが保証され、表
示画面が乱れることもない。

【図面の簡単な説明】

第１図は本発明の一実施例に係わる画面メモリのアクセ
ス制御方式が適用される画像処理装置の構成を例示する
ブロック図、第２図は第１図の画像処理装置の動作を説
明するためのタイミング・チャートである。 １・・ビデオＲＡＭ　（画面メモリ）、２・・アドレス
・制御信号発生回路、３・・ＣＰＵ　（処理回路）、４
・・クロック供給回路、８・・ランダムアクセス検出・
制御回路、９・・制御信号セレクタ、１０・・アドレス
・セレクタ、１１・・バッファ回路、１２・・水平アド
レスカウンタ、１３・・垂直アドレスカウンタ、１４・
・水平終点アドレスレジスタ、１５・・垂直終点アドレ
スレジスタ、１６・・書込みレジスタ、１７・・読出し
レジスタ。 特許出願人　日本電気ホームエレクトロニクス株式会社

Claims (1)

1. 【特許請求の範囲】 順次読出しによって表示される１画面分の画像信号を格
   納するランダムアクセス・メモリと、このランダムアク
   セス・メモリに対するランダムアクセスによってその内
   容を変更・参照する処理回路を備えた画像処理装置にお
   いて、 順次読出しとランダムアクセスに割当てる所定長のメモ
   リ・アクセス期間を前半部分と後半部分に分け、 各メモリ・アクセス期間の一方の部分において表示のた
   めの順次読出しを行わせ、 処理装置が指定した連続アドレス範囲にわたるランダム
   アクセスを、アドレスを歩進させつつ各メモリ・アクセ
   ス期間の他方の部分において連続的に行うことを特徴と
   する画面メモリのアクセス制御方式。