JPS62535B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、情報処理装置、特に、異なる２つの
マイクロプログラムを並行して処理し必要時に同
期化できる情報処理装置に関する。

従来の情報処理装置は、一連の第１のマイクロ
命令からなる第１のマイクロプログラムに対応し
て設けられ初期状態および前記第１のマイクロ命
令の実行後に第１のマイクロ命令デコード回路に
デコードを指示するための第１のデコードサイク
ル信号を発生し前記第１のマイクロ命令のデコー
ド後第１の条件成立信号が供給されるまで第１の
ウエイトサイクル信号を発生し前記第１のマイク
ロ命令のデコード後前記第１の条件成立信号が供
給されたときに第１のマイクロ命令実行回路に実
行を指示する第１の実行サイクル信号を発生する
第１のサイクル制御回路と、前記第１のマイクロ
プログラムと並行して処理され一連の第２のマイ
クロ命令からなる第２のマイクロプログラムに対
応して設けられ初期状態および前記第２のマイク
ロ命令の実行後に第２のマイクロ命令デコード回
路にデコードを指示するための第２のデコードサ
イクル信号を発生し前記第２のマイクロ命令のデ
コード後第２の条件成立信号が供給されるまで第
２のウエイトサイクル信号を発生し前記第２のマ
イクロ命令のデコード後前記第２の条件成立信号
が供給されたときに第２のマイクロ命令実行回路
に実行を指示する第２の実行サイクル信号を発生
する第２のサイクル制御回路とを含んで構成され
る。

このように、従来の情報処理装置は異なる２つ
のマイクロプログラムを並行して処理を行なうも
のである。

しかしながら、一方のマイクロプログラムを他
方のマイクロプログラムに同期させる必要が生じ
た場合には、同期化を実現するために、例えば、
同期化が必要な状態になつたことを示す情報を、
テスト条件として、他方のマイクロプログラムに
伝達できるようにした上で、その情報を受けるマ
イクロプログラムが複数回テストし、テストが成
立したときに、初めて同期化を行うなど、マイク
ロプログラムの手法による同期を行なわざるを得
ず、プログラムのステツプ数が増し、同期に必要
な時間が増えるという欠点があつた。

すなわち、従来の情報処理装置は同期化に時間
がかかるという欠点があつた。

本発明の目的は、同期化時間を短縮できる情報
処理装置を提供することになる。

すなわち、本発明の目的は同期化回路を付加す
ることにより２つのマイクロプログラムを同期化
させる場合同一命令を複数回実行させるなど、マ
イクロプログラム自身で同期化を行なわせる必要
をなくし、同期化に要する時間を短縮できる情報
処理を提供することにある。

すなわち、本発明の目的は１マシンサイクルを
デコードサイクルおよび実行サイクルに分割する
ことにより２つのマイクロプログラムを同期化さ
せる場合に、同一命令を複数回実行させる必要を
なくし、同期化に要する時間を短縮できる情報処
理装置を提供することにある。

本発明の情報処理装置は、一連の第１のマイク
ロ命令からなる第１のマイクロプログラムに対応
して設けられ初期状態および前記第１のマイクロ
命令の実行後に第１のマイクロ命令デコード回路
にデコードを指示するための第１のデコードサイ
クル信号を発生し前記第１のマイクロ命令のデコ
ード後第１の条件成立信号が供給されるまで第１
のウエイトサイクル信号を発生し前記第１のマイ
クロ命令のデコード後前記第１の条件成立信号が
供給されたときに第１のマイクロ命令実行回路に
実行を指示する第１の実行サイクル信号を発生す
る第１のサイクル制御回路と、前記第１のマイク
ロプログラムと並行して処理され一連の第２のマ
イクロ命令からなる第２のマイクロプログラムに
対応して設けられ同期化信号供給時に初期状態に
され前記初期状態および前記第２のマイクロ命令
の実行後に第２のデコードサイクル信号を発生し
前記第２のマイクロ命令のデコード後第２の条件
成立信号が供給されるまで第２のウエイトサイク
ル信号を発生し前記第２のマイクロ命令のデコー
ド後前記第２の条件成立信号が供給されたときに
第２の実行サイクル信号を発生する第２のサイク
ル制御回路と、前記同期化信号が供給されないと
きに前記第２のデコードサイクル信号を選択し前
記同期化信号が供給されたときに前記第１のデコ
ードサイクル信号を選択して第２のマイクロ命令
デコード回路にデコードを指示するための第３の
デコードサイクル信号を発生し前記同期化信号が
供給されないときに前記第２の実行サイクル信号
を選択し前記同期化信号が供給されたときに前記
第１の実行サイクル信号を選択して第２のマイク
ロ命令実行回路に実行を指示するための第３の実
行サイクル信号を発生する同期化回路とを含んで
構成される。

すなわち、本発明の情報処理装置は、異なる２
つのマイクロプログラムを並行して処理する情報
処理装置において各々のマイクロプログラムに対
しマイクロ命令をデコードするデコードサイクル
を発生する回路と前記マイクロ命令のデコードの
結果、所定の条件が成立するまでマイクロ命令の
実行を延期する必要があるときウエイトサイクル
を発生する回路とデコードサイクルおよびウエイ
トサイクルの終了によりマイクロ命令を実行する
実行サイクルを発生する回路とをそれぞれ有する
２つのサイクル制御回路と、前記２つのマイクロ
プログラムの前記デコードサイクルおよび実行サ
イクルを同期化させるための同期化回路とを含ん
で構成される。

次に、本発明の実施例について、図面を参照し
て詳細に説明する。

第１図は、本発明の一実施例を示す回路図であ
る。

第１図に示す情報処理装置は、第１のサイクル
制御回路CCと第２のサイクル制御回路CC′と同
期化回路である選択回路SELとを含んで構成され
る。

サイクル制御回路CCは、クロツクＰが供給さ
れるごとにセツトリセツトが行なわれるデコード
サイクル信号Ｂを発生させるためのデコードサイ
クルフリツプフロツプ１と、ウエイトサイクル信
号Ｄを発生させるためのウエイトサイクルフリツ
プフロツプ３と、実行サイクル信号Ｃを発生させ
るための実行サイクルフリツプフロツプ２とを含
んでいる。

また、サイクル制御回路CC′は、クロツクＰが
供給させるごとにセツトリセツトが行なわれるデ
コードサイクル信号B′を発生させるためのデコー
ドサイクルフリツプフロツプ１′と、ウエイトサ
イクル信号D′を発生させるためのウエイトサイ
クルフリツプフロツプ３′と、実行サイクル信号
C′を発生させるための実行サイクルフリツプフ
ロツプ２′とを含んでおり、同期化信号Ｋが供給
されると初期状態にされる。

さらにまた、選択回路SELは同期化信号Ｋが供
給されたか否かにより、デコードサイクル信号
Ｂ，B′のいずれかを選択し、また実行サイクル信
号Ｃ，C′のいずれかを選択して、デコードサイ
クル信号Ｈおよび実行サイクル信号Ｊとして出力
する。

サイクル制御回路CCは第１のマイクロプログ
ラムに対応して設けられ、この第１のマイクロプ
ログラムは一連の第１のマイクロ命令で構成され
ている。また、サイクル制御回路CC′は第２のマ
イクロプログラムに対応して設けられ、この第２
のマイクロプログラムは一連の第２のマイクロ命
令で構成されている。

この第１のマイクロプログラムは図示しない第
１のマイクロ命令デコード回路に供給するデコー
ドサイクル信号Ｂと図示しない第１のマイクロ命
令実行回路に供給する実行サイクル信号Ｃとに従
つて処理される。

また、第２のマイクロプログラムは、第１のマ
イクロプログラムと並行して処理されるもので、
図示しない第２のマイクロ命令デコード回路に供
給するデコードサイクル信号Ｈと図示しない第２
のマイクロ命令実行回路に供給する実行サイクル
信号Ｊとに従つて処理される。

次に、サイクル制御回路CCの詳細について説
明する。

デコードサイクルフリツプフロツプ１はデコー
ドサイクル信号Ｂを生成するフリツプフロツプで
あり、デコードサイクル信号Ｂとなるその正出力
は、アンド回路６および１０へも入力される。ま
た、デコードが終了したことを示す負出力はアン
ド回路４へ入力され、アンド回路４の出力は後述
の実行サイクルフリツプフロツプ２から出力され
る実行サイクル信号Ｃとなる正出力と論理和がと
られ、デコードサイクルフリツプフロツプ１の入
力となる。

実行サイクルフリツプフロツプ２は、実行サイ
クル信号Ｃを生成するフリツプフロツプであり、
実行サイクル信号Ｃとなるその正出力はオア回路
５へ入力される。また、実行が終了したことを示
す負出力は前述のアンド回路４へ入力される。

ウエイトサイクルフリツプフロツプ３はウエイ
トサイクル信号Ｄを生成するためのフリツプフロ
ツプであり、ウエイトサイクル信号Ｄとなるその
正出力はアンド回路７およびアンド回路１１へ入
力され、ウエイトが終了したことを示す負出力は
アンド回路４へ入力される。条件成立信号Ａはア
ンド回路６，７およびインバータ回路９へ入力さ
れ、アンド回路６，７の出力はともにオア回路８
で論理和がとられ実行サイクルフリツプフロツプ
２の入力となる。一方、インバータ回路９の出力
はアンド回路１０，１１へ入力され、アンド回路
１０，１１の出力はともにオア回路１２で論理和
がとられウエイトサイクルフリツプフロツプ３の
入力となる。

ここで、デコードサイクルフリツプフロツプ１
および実行サイクルフリツプフロツプ３の正出力
は各々デコードサイクルＢ、実行サイクルＣとし
て選択回路SELへ入力され、第１のマイクロプロ
グラムFW１の命令の制御に用いられる。

サイクル制御回路CC′における１′〜１２′はサ
イクル制御回路CCの１〜１２と同様である。

サイクル制御回路CC′とサイクル制御回路CC
との相違はデコードサイクルフリツプフロツプ
１′、ウエイトサイクルフリツプフロツプ２′およ
び実行サイクルフリツプフロツプ３′のリセツト
入力に同期化信号Ｋが接続されていることであ
る。また、この同期化信号Ｋは同期化回路である
選択回路SELの選択条件入力にも接続されてい
る。選択回路SELは本発明の特徴となる回路でデ
コードサイクル信号Ｂ，B′、実行サイクルＣ，
C′が入力され、この選択回路SELの出力が第２
のマイクロプログラムFW２のマイクロ命令の制
御に用いられる。

次に、第１図に示す実施例の動作を説明する。

電源投入直後はデコードサイクルフリツプフロ
ツプ１，１′、ウエイトサイクルフリツプフロツ
プ３，３′および実行サイクルフリツプフロツプ
２，２′はともに“０”にセツトされているが最
初のクロツクＰが入力された所でデコードサイク
ルフリツプフロツプ１，１′が“１”にセツトさ
れる。ここで条件成立信号Ａが“１”のときアン
ド回路６およびオア回路８の出力が“１”とな
り、次のサイクルでは実行サイクルフリツプフロ
ツプ２のセツトを行ないデコードサイクルの次の
サイクルは実行サイクルとなり、同様に、条件成
立信号A′が“１”のときは実行サイクルフリツ
プフロツプ２′が“１”となりそれぞれデコード
サイクル、実行サイクルで第１のマイクロプログ
ラムおよび第２のマイクロプログラムの１命令が
終る。

一方、実行サイクルフリツプフロツプ２，２′
の出力は、デコードサイクルフリツプフロツプ
１，１′のセツト入力となるので、実行サイクル
の次はデコードサイクルとなる。このシーケンス
は条件成立信号Ａ，A′が“１”の間は保証され
る。

マイクロ命令のデコードの結果がデータ待ち等
で命令の実行を延期する場合、条件成立信号Ａは
“０”となりアンド回路１０，１１およびオア回
路１２の出力により、ウエイトサイクルフリツプ
フロツプ３が“１”にセツトされ、同様にして、
条件成立信号A′が“０”の場合はウエイトサイ
クルフリツプフロツプ３′が“１”にセツトされ
デコードサイクルの次はウエイトサイクルとな
る。条件成立信号Ａ，A′が“１”となつた時点
でアンド回路７，７′のアンドがとれ、実行サイ
クルとなる。

一方、条件成立信号Ａが“１”となるとアンド
回路１０，１１の出力は必ず“０”となりウエイ
トサイクルフリツプフロツプ３を“０”にリセツ
トする。同様に、条件成立信号A′が“１”とな
るとウエイトサイクルフリツプフロツプ３′を
“０”にリセツトする。

ここで、選択回路SELは同期化信号Ｋが“０”
なので、デコードサイクル信号B′、および、実行
サイクル信号C′を出力している。

以上は２つのマイクロプログラムFW１，FW
２が互いに独立に動作している場合であるが、今
何らかの理由によりマイクロプログラムFW１，
FW２の同期化が必要となつた時点で、マイクロ
プログラムFW１は同期化信号Ｋを“１”とし
て、選択回路SELはデコードサイクル信号Ｂおよ
び実行サイクル信号Ｃを選択する一方、デコード
サイクルフリツプフロツプ１′、実行サイクルフ
リツプフロツプ２′、ウエイトサイクルフリツプ
フロツプ３′をリセツトする。

従つて、マイクロプログラムＷ２はデコードサ
イクル信号Ｂ、実行サイクル信号Ｃによるマイク
ロ命令の実行が行なわれ、マイクロプログラム
FW１に同期化される。マイクロプログラムFW
２がウエイトサイクル中にあつた場合は、同期化
信号Ｋにより、ウエイトサイクルフリツプフロツ
プ３′はリセツトされるため、ウエイトサイクル
D′は“０”になり、ウエイト状態は解除され前
述のようにマイクロプログラムFW１の制御下に
おかれる。

以上述べたように異なる２つのマイクロプログ
ラムを同期化する上で複数回命令を繰り返すこと
なしに同期化が可能となる。

本発明の情報処理装置は、同期化回路を追加す
ることにより、マイクロプログラムで同期化の要
否を判断して同期化を行なう代りに、同期化する
ためのデコードサイクル信号および実行サイクル
信号を２つのマイクロプログラムのそれぞれに対
応したマイクロ命令デコード回路およびマイクロ
命令実行回路に供給できるため、同期化時間が短
縮できるという効果がある。

すなわち、本発明の情報処理装置は、異なる２
つのマイクロプログラムを並行して処理するため
に、３個のサイクル発生回路を２セツトと同期化
回路をもつことにより一方のマイクロプログラム
の制御回路で他方のマイクロプログラムの制御回
路を同期化できるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図であ
る。 CC，CC′……サイクル制御回路、SEL……選
択回路、１，１′……デコードサイクルフリツプ
フロツプ、２，２′……実行サイクルフリツプフ
ロツプ、３，３′……ウエイトサイクルフリツプ
フロツプ、４，４′……アンド回路、５，５′……
オア回路、６，６′，７，７′……アンド回路、
８，８′……オア回路、９，９′……インバータ回
路、１０，１０′，１１，１１′……アンド回路、
１２，１２′……オア回路、Ａ，A′……条件成立
信号、Ｂ，B′，Ｈ……デコードサイクル信号、
Ｃ，C′，Ｊ……実行サイクル信号、Ｄ，D′……
ウエイトサイクル信号、Ｐ……クロツク、Ｋ……
同期化信号。

Claims (1)

【特許請求の範囲】
1. １ 一連の第１のマイクロ命令からなる第１のマ
   イクロプログラムに対応して設けられ初期状態お
   よび前記第１のマイクロ命令の実行後に第１のマ
   イクロ命令デコード回路にデコードを指示するた
   めの第１のデコードサイクル信号を発生し前記第
   １のマイクロ命令のデコード後第１の条件成立信
   号が供給されるまで第１のウエイトサイクル信号
   を発生し前記第１のマイクロ命令のデコード後前
   記第１の条件成立信号が供給されたときに第１の
   マイクロ命令実行回路に実行を指示する第１の実
   行サイクル信号を発生する第１のサイクル制御回
   路と、前記第１のマイクロプログラムと並行して
   処理され一連の第２のマイクロ命令からなる第２
   のマイクロプログラムに対応して設けられ同期化
   信号供給時に初期状態にされ前記初期状態および
   前記第２のマイクロ命令の実行後に第２のデコー
   ドサイクル信号を発生し前記第２のマイクロ命令
   のデコード後第２の条件成立信号が供給されるま
   で第２のウエイトサイクル信号を発生し前記第２
   のマイクロ命令のデコード後前記第２の条件成立
   信号が供給されたときに第２の実行サイクル信号
   を発生する第２のサイクル制御回路と、前記同期
   化信号が供給されないときに前記第２のデコード
   サイクル信号を選択し前記同期化信号が供給され
   たときに前記第１のデコードサイクル信号を選択
   して第２のマイクロ命令デコード回路にデコード
   を指示するための第３のデコードサイクル信号を
   発生し前記同期化信号が供給されないときに前記
   第２の実行サイクル信号を選択し前記同期化信号
   が供給されたときに前記第１の実行サイクル信号
   を選択して第２のマイクロ命令実行回路に実行を
   指示するための第３の実行サイクル信号を発生す
   る同期化回路とを含むことを特徴とする情報処理
   装置。