JPS63255941A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS63255941A JPS63255941A JP9115487A JP9115487A JPS63255941A JP S63255941 A JPS63255941 A JP S63255941A JP 9115487 A JP9115487 A JP 9115487A JP 9115487 A JP9115487 A JP 9115487A JP S63255941 A JPS63255941 A JP S63255941A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- layer
- insulating film
- interlayer insulating
- wiring layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 239000010410 layer Substances 0.000 claims abstract description 42
- 239000011229 interlayer Substances 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 abstract description 10
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000015572 biosynthetic process Effects 0.000 description 2
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に多層配線構造を有
する半導体集積回路に関する。
する半導体集積回路に関する。
半導体集積回路における配線の形成に際し、配線層の下
地の段差は小さい方が段差部における段切れ、エツチン
グ残り等の点で望ましい。このため、従来、特に多層配
線の場合、下層の配線表面にある段差が上層配線形成上
の障害となるのでこれを軽減するため、眉間絶縁膜の形
成時に、バイアススパッタやエッチバック等の手段によ
り絶縁膜表面を平坦化する場合があった。
地の段差は小さい方が段差部における段切れ、エツチン
グ残り等の点で望ましい。このため、従来、特に多層配
線の場合、下層の配線表面にある段差が上層配線形成上
の障害となるのでこれを軽減するため、眉間絶縁膜の形
成時に、バイアススパッタやエッチバック等の手段によ
り絶縁膜表面を平坦化する場合があった。
しかし、その場合、第２図に示すように下層配線層１上
の層間絶縁膜３の厚さｈ２は、下層配線層１のない所の
厚さｈｌに比べて小さく、全簡単のために平坦化が完全
に行なわれたとすると、下層配線層１の厚さり。によっ
てｈ２＝ｈ、−ｈ。
の層間絶縁膜３の厚さｈ２は、下層配線層１のない所の
厚さｈｌに比べて小さく、全簡単のために平坦化が完全
に行なわれたとすると、下層配線層１の厚さり。によっ
てｈ２＝ｈ、−ｈ。
となってしまう。
一方、集積回路の高速化のためには配線容量の低減が必
要であり、第２図の様な構造の場合下層配線Ｎ１と上層
配線層２の交差部における浮遊容量を低減するためにｈ
２はできるだけ大きくしたい。ところが一般に、ｈｌは
膜応力、ゴミの発生、スルーホール深さ等の点であまり
大きくできず、ｈｏは配線抵抗等の点であまり小さくで
きない。従って、ｈ２の大きさも制限され、比較的大き
な浮遊容量が配線交差部に生じるという問題点があった
。
要であり、第２図の様な構造の場合下層配線Ｎ１と上層
配線層２の交差部における浮遊容量を低減するためにｈ
２はできるだけ大きくしたい。ところが一般に、ｈｌは
膜応力、ゴミの発生、スルーホール深さ等の点であまり
大きくできず、ｈｏは配線抵抗等の点であまり小さくで
きない。従って、ｈ２の大きさも制限され、比較的大き
な浮遊容量が配線交差部に生じるという問題点があった
。
本発明の半導体集積回路は、下層配線層と上層配線がそ
の間に眉間絶縁膜を介して設けられた多層配線構造を有
してなる半導体集積回路において、前記層間絶縁膜は下
地の段差に比べて表面が平坦化されており、かつ、前記
上層配線層と下層配線層の交差部において前記下層配線
層の下地に凹部が設けられているというものである。
の間に眉間絶縁膜を介して設けられた多層配線構造を有
してなる半導体集積回路において、前記層間絶縁膜は下
地の段差に比べて表面が平坦化されており、かつ、前記
上層配線層と下層配線層の交差部において前記下層配線
層の下地に凹部が設けられているというものである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例の主要部を示す半導体チ
ップの斜視図である。
ップの斜視図である。
第１層配線である下層配線層１と、その上層の第２層配
線である上層配線層２の間の層間絶縁膜３は平坦（ヒさ
れている。つまり、絶縁膜下地の段差（第１層配線の厚
さｈｏ等）にかかわらず表面は平坦になっている。
線である上層配線層２の間の層間絶縁膜３は平坦（ヒさ
れている。つまり、絶縁膜下地の段差（第１層配線の厚
さｈｏ等）にかかわらず表面は平坦になっている。
また、第１．第２層配線が交差する部分において、第１
層配線の下地である半絶縁性半導体基板４に、凹部５が
形成されている。下層配線層１上の層間絶縁膜の厚さは
ｈ２であるが、交差部においては、凹部５の深さｈ３だ
け、下層配線層１の上面も低くなり、一方、眉間絶縁膜
の表面は平坦であるから、この部分における層間絶縁膜
の厚さｈ４はｈ２＋ｈ３となり、ｈ３だけ従来構造に比
べ増加し、その分浮遊容量が小さくなる。
層配線の下地である半絶縁性半導体基板４に、凹部５が
形成されている。下層配線層１上の層間絶縁膜の厚さは
ｈ２であるが、交差部においては、凹部５の深さｈ３だ
け、下層配線層１の上面も低くなり、一方、眉間絶縁膜
の表面は平坦であるから、この部分における層間絶縁膜
の厚さｈ４はｈ２＋ｈ３となり、ｈ３だけ従来構造に比
べ増加し、その分浮遊容量が小さくなる。
なお、凹部５の形成については、一般に半絶縁性半導体
基板４に目合せマーク等を刻む工程と兼用できるので工
程の増加はない。又、凹部の幅は上層配線層の幅より大
きくしておくのが好ましい。
基板４に目合せマーク等を刻む工程と兼用できるので工
程の増加はない。又、凹部の幅は上層配線層の幅より大
きくしておくのが好ましい。
第３図は本発明の第２の実施例の主要部を示す半導体チ
ップの断面図である。下層配線層１は、絶縁１１５！６
の上に形成されている。下地の凹部５は、絶縁膜６をエ
ツチングして開口を設けることによって、その厚さｈ５
の深さに形成されている。
ップの断面図である。下層配線層１は、絶縁１１５！６
の上に形成されている。下地の凹部５は、絶縁膜６をエ
ツチングして開口を設けることによって、その厚さｈ５
の深さに形成されている。
この実施例では、半絶縁性半導体基板４に対する加工を
必要としない利点がある。
必要としない利点がある。
なお、以上の実施例において半絶縁性基板で代表させた
が、配線層のサブストレート（ｓａｂｓｔｒａｔｅ）と
なるものであれば何でもよい。
が、配線層のサブストレート（ｓａｂｓｔｒａｔｅ）と
なるものであれば何でもよい。
以上説明したように本発明は、平坦化された層間絶縁膜
をらっな多層配線構造において、配線交差部の下層配線
の下地に凹部を形成することにより、交差部の浮遊容量
を低減できるので半導体集積回路の高速化かもたらされ
る効果がある。
をらっな多層配線構造において、配線交差部の下層配線
の下地に凹部を形成することにより、交差部の浮遊容量
を低減できるので半導体集積回路の高速化かもたらされ
る効果がある。
第１図は本発明の第１の実施例の主要部を示す半導体チ
ップの斜視図、第２図は従来例の主要部を示す半導体チ
ップの斜視図、第３図は本発明の第２の実施例の主要部
を示す半導体チップの断面図である。 １・・・下層配線層、２・・・上層配線層、３・・・層
間絶縁膜、４・・・半絶縁性半導体基板、５・・・凹部
、６・・・絶縁膜。 代理人 弁理士 内 原 晋 ｊ−−ノ１、 。 ＼ゝ−１〆 Ｚ二唇配序屈
ップの斜視図、第２図は従来例の主要部を示す半導体チ
ップの斜視図、第３図は本発明の第２の実施例の主要部
を示す半導体チップの断面図である。 １・・・下層配線層、２・・・上層配線層、３・・・層
間絶縁膜、４・・・半絶縁性半導体基板、５・・・凹部
、６・・・絶縁膜。 代理人 弁理士 内 原 晋 ｊ−−ノ１、 。 ＼ゝ−１〆 Ｚ二唇配序屈
Claims (1)
- 下層配線層と上層配線層がその間に層間絶縁膜を介し
て設けられた多層配線構造を有してなる半導体集積回路
において、前記層間絶縁膜は下地の段差に比べて表面が
平坦化されており、かつ、前記上層配線層と下層配線層
の交差部において前記下層配線層の下地に凹部が設けら
れていることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9115487A JPS63255941A (ja) | 1987-04-13 | 1987-04-13 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9115487A JPS63255941A (ja) | 1987-04-13 | 1987-04-13 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63255941A true JPS63255941A (ja) | 1988-10-24 |
Family
ID=14018595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9115487A Pending JPS63255941A (ja) | 1987-04-13 | 1987-04-13 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63255941A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH036833U (ja) * | 1989-06-07 | 1991-01-23 | ||
| JP2010271519A (ja) * | 2009-05-21 | 2010-12-02 | Ricoh Co Ltd | 表示装置 |
| WO2021059580A1 (ja) * | 2019-09-27 | 2021-04-01 | ヌヴォトンテクノロジージャパン株式会社 | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52139961A (en) * | 1976-05-18 | 1977-11-22 | Sony Corp | Wiring structure and method therefor |
-
1987
- 1987-04-13 JP JP9115487A patent/JPS63255941A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52139961A (en) * | 1976-05-18 | 1977-11-22 | Sony Corp | Wiring structure and method therefor |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH036833U (ja) * | 1989-06-07 | 1991-01-23 | ||
| JP2010271519A (ja) * | 2009-05-21 | 2010-12-02 | Ricoh Co Ltd | 表示装置 |
| WO2021059580A1 (ja) * | 2019-09-27 | 2021-04-01 | ヌヴォトンテクノロジージャパン株式会社 | 半導体装置 |
| JPWO2021059580A1 (ja) * | 2019-09-27 | 2021-04-01 | ||
| US11949413B2 (en) | 2019-09-27 | 2024-04-02 | Nuvoton Technology Corporation Japan | Semiconductor device |
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