JPS6260813B2 - - Google Patents

Info

Publication number
JPS6260813B2
JPS6260813B2 JP54096211A JP9621179A JPS6260813B2 JP S6260813 B2 JPS6260813 B2 JP S6260813B2 JP 54096211 A JP54096211 A JP 54096211A JP 9621179 A JP9621179 A JP 9621179A JP S6260813 B2 JPS6260813 B2 JP S6260813B2
Authority
JP
Japan
Prior art keywords
thin film
resist layer
etching
metal
mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP54096211A
Other languages
English (en)
Other versions
JPS5529195A (en
Inventor
Changu Kenesu
Seshiru Kosuman Deebitsudo
Mashuu Gaatonaa Herumyuuto
Jon Hoogu Junia Ansonii
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPS5529195A publication Critical patent/JPS5529195A/ja
Publication of JPS6260813B2 publication Critical patent/JPS6260813B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices
    • H10P50/20—Dry etching; Plasma etching; Reactive-ion etching
    • H10P50/26—Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials
    • H10P50/264—Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials by chemical means
    • H10P50/266—Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials by chemical means by vapour etching only
    • H10P50/267—Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials by chemical means by vapour etching only using plasmas
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/004—Photosensitive materials
    • G03F7/09—Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers
    • G03F7/094—Multilayer resist systems, e.g. planarising layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices
    • H10P50/20—Dry etching; Plasma etching; Reactive-ion etching
    • H10P50/26—Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials
    • H10P50/264—Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials by chemical means
    • H10P50/266—Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials by chemical means by vapour etching only
    • H10P50/267—Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials by chemical means by vapour etching only using plasmas
    • H10P50/268—Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials by chemical means by vapour etching only using plasmas of silicon-containing layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P76/00—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography
    • H10P76/40—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising inorganic materials
    • H10P76/405—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising inorganic materials characterised by their composition, e.g. multilayer masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/071—Manufacture or treatment of dielectric parts thereof
    • H10W20/081—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts

Landscapes

  • Engineering & Computer Science (AREA)
  • Architecture (AREA)
  • Structural Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Weting (AREA)

Description

【発明の詳細な説明】 本発明は半導体装置の製造方法に係り、更に具
体的に云えば、基板上に薄膜相互接続系を形成す
るための方法に係る。
今日の半導体装置技術に於ける進歩は単一の半
導体チツプ内に益々多くの装置及び回路が形成さ
れることを可能にしている。そのために、チツプ
内の素子を回路に接続する相互接続金属系が益々
超小型化されることが必要とされている。その様
な超小型化は集積回路に於けるコストの低減及び
性能の改良を達成するが、製造技術、特に相互接
続金属系のフオトリソグラフイ及び食刻技術、を
益々複雑化している。
集積回路の設計に於ては、従来、例えば数千個
もの不純物領域が略３乃至５mm平方のシリコン・
チツプ内に形成されている。それらの領域は、ト
ランジスタ、ダイオード、抵抗素子等を形成し、
それらは種々の回路を形成しそして入出力端子に
接続される様にチツプ上の薄膜配線パターンによ
つて相互に接続される。
このチツプ上の薄膜相互接続系は極めて複雑で
あり、各々１つ又はそれ以上の誘電体層により分
離されている２つ又は３つのレベルの複雑な導体
パターンを通常用いている。通常、チツプ表面に
於ける第１レベルの導体パターンはトランジス
タ、抵抗素子、ダイオード等を回路に相互接続し
そして又回路相互間を接続する。第２レベルの導
体パターンは通常回路相互間の接続を完成しそし
てモジユール、基板、又はカードの如き支持体に
接続され得る入出力端子に接続される。又は、第
３レベルの導体パターンが電力及び入出力の接続
のために用いられ得る。更に、将来の製品に於て
は、第４レベルの導体パターンが必要とされ得
る。
現在、その様な薄膜パターンの形成は主として
耐食刻性のフオトレジスト層の存在の下に食刻を
行なうことによつて達成されている。その方法
は、薄膜及びフオトレジスト層の両方をフオトリ
ソグラフイ技術を用いて湿式食刻する伝統的な方
法を含んでいる。
それらの比較的古くから用いられている周知の
技術は従来に於ては極めて有用な技術であつた。
しかしながら、より高い構成素子の密度及びより
小さい大規模集積回路を達成するために半導体集
積回路が益々超小型化されるとともに、当分野の
技術は、湿式食刻では金属化に於ける微細な線の
限定に必要とされる微小な解像度を達成し得なく
なる段階へと急速に近づきつつある。
薄膜の湿式食刻は電子ビーム露光又は光学的露
光のいずれの場合でも用いられ得る。しかしなが
ら、その様な食刻は、主として食刻液それ自体に
含まれている粒子により、金属の汚染を生ぜしめ
ることが多い。薄膜の不充分な食刻又は過度の食
刻を防ぐためには、食刻液の純度及び組成以外
に、食刻時間も注意深く制御されねばならない。
比較的最近に於て、プラズマ食刻即ち反応性イ
オン食刻の乾式食刻が湿式食刻に代る実際的な代
替的技術として認められて来ている。乾式食刻の
場合には、汚染の問題がより少なく、食刻装置は
最も精密な薄膜パターンを得るために適切な処理
制御を達成し得る。
しかしながら、薄膜のプラズマ食刻に伴なう問
題の１つは、一般に用いられている周知の光学的
レジスト及び電子ビーム・レジストの多くがそれ
自体を損うことなく処理に耐え得ないことであ
る。それらのレジストは、明らかにそれらとガ
ス・イオンとの反応及び典型的には約200℃又は
それ以上である半導体基板の温度によつて、食刻
処理中に流動しがちである。従つて、所望の導体
パターンを限定するために金属薄膜上に直接付着
された単一のフオトレジスト層をプラズマ食刻し
得ることが望まれる。その場合には、レジストが
マスクとして用いられ、露出された金属薄膜が典
型的には金属薄膜を食刻するがフオトレジスト層
を食刻しない他のガスにより食刻されることによ
つて除去される。それから、残されているフオト
レジスト層が従来の方法で除去されて、所望の金
属薄膜のパターンが残される。
従来に於て、これを達成する実際的な方法は存
在していない。多くの異なるレジスト材料及び反
応性ガスが従来試みられているが、余り成功して
いない。
この問題を解決する１つの代替的方法が米国特
許第4092442号の明細書に記載されている。該明
細書は、ポリイミドのマスクが、他の通常のレジ
スト材料を崩壊させてしまう反応性イオン食刻の
条件に耐え得ることを発見しており、単一又は複
数の薄膜上にポリイミド層を付着しそしてレジス
ト層を付着することによりその特性を用いてい
る。レジスト層及びポリイミド層の両方が露光さ
れる。レジスト層が現像されそしてポリイミド層
が食刻されて、下の薄膜の一部が露出される。薄
膜の露出されている部分がプラズマ・ガス中で食
刻される。プラズマ・ガスの作用は又残されてい
るレジスト層をも除去する。ポリイミド層は該層
により覆われている薄膜がプラズマ・ガスにより
食刻されることを防ぐ。
上記米国特許明細書に記載されている方法は、
有用ではあるが、ポリイミド層を付着、露光、及
び除去する工程を更に必要とする。それらの工程
は製造方法に要するコストを増して、製品の歩留
りを低下させ得る。
従つて、本発明の目的は、基板上に薄膜相互接
続系を形成するための方法を提供することであ
る。
本発明の他の目的は、乾式食刻技術、特にプラ
ズマ食刻、により薄膜パターンを食刻するための
改良された方法を提供することである。
本発明の更に他の目的は、薄膜パターンを限定
するために感光性のレジスト材料を用いてプラズ
マ食刻を行う改良された方法を提供することであ
る。
本発明の上記及び他の目的は、導体を導体パタ
ーンに食刻するために表面安定化層それ自体を安
定なマスク材料として用いることによつて達成さ
れる。反対に、導体のレベル相互間に開孔を形成
するために表面安定化層を食刻する場合には、導
体材料が安定なマスクとして用いられる。
本発明による方法は、導体及び開孔のパターン
を形成するために反応性イオン食刻の如き乾式食
刻が用いられる場合に於て特に有利である。その
様なパターンが反応性イオン食刻チエンバ内で形
成されるとき、その条件に耐え得ないレジスト材
料はマスクとして用いられない。
次に、図面を参照して、本発明による方法をそ
の好実施例について更に詳細に説明する。第１Ａ
図乃至第１Ｌ図は本発明による方法の好実施例に
従つて形成されている構造体を示している概略的
断面図である。その構造体は従来の任意の集積回
路製造技術により形成され得る集積回路チツプの
一部である。好実施例に於て、第１Ａ図の基板２
は典型的には二酸化シリコン、窒化シリコン、又
は二酸化シリコンと窒化シリコンとの複合層の如
き絶縁層から成つている。通常の方法に於ては、
基板２がシリコン半導体基板（図示せず）上に配
置されている。図示されていないが、下の半導体
基体中の接点領域から基板２の表面上に形成され
た導体パターンに達する開孔が設けられている。
解り易くするために、それらのシリコン半導体基
体及び絶縁層から成る基板２中の接点開孔は図に
示されていない。
本発明による方法の好実施例は、半導体基体内
の領域に接続された第１レベルの導体パターンの
形成そして更に第２及び第３レベルの導体パター
ンの形成を含んでいるが、本発明による方法は第
２及び第３レベルの導体パターンの形成から用い
られてもよい。更に、本発明による方法は、半導
体基板上に形成された基板に限定されることなく
他の型の基板にも同様に適用され得る。
基板２上にパターン化されるべき薄膜４が付着
される。好実施施例に於ては、薄膜４は、集積回
路の金属層に従来用いられている、例えばアルミ
ニウム、アルミニウム―銅―シリコン合金、ドー
プされたシリコン、白金、パラジウム、クロム、
又はモリブデンの如き、任意の金属又は導電材か
ら成り得る。又、タンタル又はチタン―タングス
テン合金も適している。更に、薄膜４は２つ以上
の金属から成る複合層であつてもよい。薄膜４は
蒸着又はスパツタリングにより従来の如く付着さ
れ、典型的には１μｍのオーダーの厚さを有して
いる。
次に、ガラス薄膜６が金属薄膜４上に付着され
る。ガラス薄膜６は後の金属薄膜４の食刻に於て
マスクとして働く。従つて、薄膜６は極めて薄く
形成されてもよく、約0.3μｍの厚さが有利であ
るが、厳密である必要はない。ガラス薄膜６はス
パツタリング又は化学的気相付着により付着され
得る。
第１Ｂ図に於て、ガラス薄膜６上にレジスト層
７が付着される。レジスト層７は任意の従来の光
学的レジスト又は電子ビーム・レジストから成り
得るが、好ましくはAZ―1350J、KTFR、及び
PMMA（商品名）の如き電子ビームにより露光
され得るレジストから成る。例えば、上記レジス
ト層が約0.5乃至1.5μｍの厚さに付着される。そ
れから、従来の如くベークされる。ガラス薄膜６
が極めて薄く形成され得るため、上記レジスト層
の厚さは極めて薄くされてもよく、これは電子ビ
ーム露光装置に於けるパターンの整合に於て有利
である。
ポジテイブ型電子ビーム・レジスト材料である
PMMA以外に、多数の感光性の電子ビーム・レ
ジスト又は光学的レジストが用いられ得る。例え
ば、Shipley社製のポジテイブ型レジストである
AZ―1350H、AZ―1350J、及びAZ―111（商品
名）、並びにHunt Chemical社製のネガテイブ型
レジストであるWaycoat IC及びEastman Kodak
社製のネガテイブ型レジストであるKTFR、
KMER、KPR―２、及びKPR―３等が用いられ
得る。これらのレジストを電子ビーム又は紫外線
のいずれかを用いて付着、露光及び現像する技術
は周知である。
第１Ｃ図に於て、レジスト層７が所望のパター
ンを形成するために選択的に露光される。露光が
完了した後、レジスト層７が有機又は無機の塩基
の希薄溶液を用いて現像される。その結果、レジ
スト層７の選択された部分が除去される。
従つて、ガラス薄膜６の一部がレジスト層７中
の開孔に於て露出される。それから、ガラス薄膜
６が、レジスト層７をマスクとして用いて、典型
的には緩衝されたHFで食刻される。この工程が
完了したとき、第１Ｃ図に示されている如く、金
属薄膜４に達する開孔９及び１０が形成されてい
る。それから、残されているレジスト層７が化学
的湿式方法又は灰化によつて剥離され得る。
次に、金属薄膜４の露出部分を食刻する反応性
ガスを用い且つガラス薄膜６をマスクとして用い
て、乾式プラズマ食刻（反応性イオン食刻）方法
が上記構造体に施される。この時点で未だレジス
ト層７が剥離されていない場合には、上記食刻方
法は又残されているレジスト層７をも食刻する。
反応性ガスは前述の如き通常の金属薄膜を食刻す
るCCl4であることが好ましい。用いられ得る他
のガスには、HCl、Cl2、HBr、Br2、及びトリク
ロルエチレン等がある。FCCl3及びF2CCl2の如
きクロル―ハロゲンのフレオン、FCl、並びに
FOCl等も又有効である。
上記プラズマ食刻工程により、金属薄膜４が第
１Ｄ図に示されている如く所望のパターンに形成
される。
金属薄膜４が食刻されるときにマスクとして働
いたガラス薄膜６は、除去される必要がないの
で、金属薄膜４上にそのまま維持されている。そ
のガラス薄膜６は下の金属薄膜４から成る導体パ
ターンのための安定な表面安定化層として残され
ている。
第１Ｅ図に於て、図に示されている第１レベル
の導体パターンと後の工程に於て付着される第２
レベルの導体パターンとの間の絶縁層として働く
第２ガラス薄膜１４が表面全体に付着される。典
型的には、ガラス薄膜１４の厚さは約１乃至２μ
ｍ又はそれ以上である。本明細書の説明に於て用
いられている用語“ガラス”は、二酸化シリコ
ン、窒化シリコン、及び絶縁体又は表面安定化材
料として通常用いられている他の化合物を含む。
本発明による方法が従来技術よりも優れている
幾つかの利点を有していることはこれ迄第１Ａ図
乃至第１Ｅ図に関して述べた説明から明らかであ
る。その第１の利点は、レジスト層７でなく、表
面安定化層であるガラス薄膜６それ自体が安定な
マスク材料として用いられることである。これは
金属薄膜が反応性イオン食刻チエンバ内で食刻さ
れる場合に特に重要であり、レジスト・マスクで
は前述の如く反応性イオン食刻処理中に崩壊して
しまう。金属薄膜４の食刻中にマスクとしてレジ
スト層を用いないことによつて、レジスト層が反
応性イオン食刻チエンバ内で食刻される前に除去
されるか否かに関係なく、上記問題が最小限に留
められ得る。
本発明による方法に於けるもう１つの利点は、
製造工程に於て標準的な周知の材料及び方法が用
いられることである。用いられる材料は各々当技
術分野に於て周知である。
ガラス薄膜１４がスパツタリング又は化学的気
相付着の如き従来の技術により付着された後、金
属薄膜１６がガラス薄膜１４上に付着される。こ
の金属薄膜１６は、金属薄膜４の場合と同様に、
集積回路の金属層に従来用いられている任意の金
属でよく、好ましくはアルミニウムから成る。金
属薄膜１６は、絶縁層であるガラス薄膜１４及び
６中に開孔を形成するためのマスクとして用いら
れるとともに、チツプ上に於ける第２レベルの導
体パターンの一部として用いられる。金属薄膜１
６は下のガラス薄膜の食刻に於てマスクとして働
くので、極めて薄く形成されてもよく、約0.3μ
ｍの厚さが有利である。ガラス薄膜６の場合と同
様に、その厚さは厳密である必要はない。該金属
薄膜は従来のスパツタリング又は蒸着技術によつ
て付着され得る。
第１Ｆ図に於て、レジスト層１８が金属薄膜１
６上に付着される。これは、第１Ｂ図及び第１Ｃ
図に関して既に述べたレジスト層と同種及び同じ
厚さのレジスト層であり得る。
第１Ｇ図に於て、金属薄膜４から成る第１レベ
ルの導体パターンに達する開孔をガラス薄膜１４
及び６中に食刻するための所望のパターンが形成
される様に、レジスト層１８が選択的に露光され
る。露光が完了した後、レジスト層１８が現像さ
れて、該層の選択された部分が除去される。その
結果、レジスト層１８中の開孔に於て金属薄膜１
６の一部が露出される。それから、金属薄膜１６
がレジスト層１８又はガラス薄膜１４を殆ど食刻
しない適当な食刻剤を用いて食刻される。例え
ば、金属薄膜にAl又はAl―Cuが用いられている
場合には、燐酸と硝酸との混合物が食刻剤として
用いられ得る。その結果、レジスト層１８及び金
属薄膜１６中に開孔２０及び２１が形成されて、
ガラス薄膜１４の一部が露出される。それから、
第１Ｈ図に示されている如く、レジスト層１８が
従来技術により剥離されそしてガラス薄膜１４及
び６中に開孔２０′及び２１′が反応性イオン食刻
方法又は化学的湿式方法によつて食刻され得る。
反応性イオン食刻方法が用いられる場合には、本
発明による方法は、前述の如く、乾式食刻中にレ
ジスト層がマスクとして用いられないという利点
を有している。金属薄膜１６がマスクとして働
く。
第１Ｉ図に於て、金属薄膜２４が金属薄膜１６
上並びに開孔２０′及び２１′中に全体的に付着さ
れる。その結果、金属薄膜４から成る第１レベル
の導体パターンが、後にパターン化されて第２レ
ベルの導体パターンに形成される金属薄膜２４と
接続される。
好実施例に於ては、薄膜２４は集積回路の金属
層に従来用いられている前述の任意の金属から成
り得る。アルミニウムが有利である。薄膜２４は
蒸着又はスパツタリングにより従来の如く付着さ
れ、典型的には1.5μｍのオーダーの厚さを有し
ている。
開孔２０′及び２１′がアンダー・カツトされた
場合には、該開孔内に金属薄膜２４が完全に連続
的に形成され得る様に金属薄膜２４をスパツタリ
ングにより付着する必要があり得る。
第１Ｊ図に於て、薄い第３ガラス薄膜２６が付
着される。ガラス薄膜２６は後の金属薄膜２４の
食刻に於てマスクとして働く。薄膜６の場合と同
様に、薄膜２６は極めて薄く形成されてもよく、
約0.3μｍの厚さが有利であり、スパツタリング
又は蒸着により付着され得る。
次に、レジスト層２８がガラス薄膜２６上に付
着される。このレジスト層２８は、レジスト層７
について既に述べた如く、任意の従来の光学的レ
ジスト又は電子ビーム・レジストから成り得る。
レジスト層２８は約0.5乃至1.5μｍの厚さに付着
されそして従来の如くベークされる。
第１Ｋ図に於て、レジスト層２８が所望のパタ
ーンを形成するために選択的に露光される。露光
が完了した後、レジスト層２８が有機又は無機の
塩基の希薄溶液を用いて現像される。その結果、
レジスト層２８の選択された部分が除去される。
従つて、ガラス薄膜２６の一部がレジスト層２
８中の開孔に於て露出される。それから、ガラス
薄膜２６が、レジスト層２８をマスクとして用い
て、典型的には緩衝されたHFで食刻される。こ
の工程が完了したとき、第１Ｋ図に示されている
如く、金属薄膜２４に達する開孔３０及び３１が
形成されている。それから、残されているレジス
ト層２８が剥離され得る。
次に、金属薄膜２４及び１６の露出部分を食刻
する反応性ガスを用いて、乾式プラズマ食刻方法
が上記構造体に施される。この時点で未だレジス
ト層２８が剥離されていない場合には、上記食刻
方法は又残されているレジスト層２８をも食刻す
る。反応性ガスは前述の如きCCl4又は他のガス
であることが好ましい。化学的湿式食刻も又用い
られ得る。
上記プラズマ食刻工程により、薄膜２４及び１
６は第１Ｌ図に示されている如く所望のパターン
に形成されて、ガラス薄膜１４及び６を経て第１
レベルの導体パターンに接続されている第２レベ
ルの導体パターンが形成される。
金属薄膜２４及び１６が食刻されるときにマス
クとして働いたガラス薄膜２６は金属薄膜２４上
に残されている。そのガラス薄膜２６は下の金属
薄膜２４から成る導体パターンのための安定な表
面安定化層として残されている。
本発明による方法はこの時点に於ても利点を有
している。レジスト層２８でなく、表面安定化層
であるガラス薄膜２６それ自体が安定なマスク材
料として用いられている。これは金属薄膜２４及
び１６が反応性イオン食刻チエンバ内で食刻され
る場合に特に重要であり、レジスト・マスクでは
反応性イオン食刻処理中に崩壊してしまう。
必要であれば、上記構造体上に第３レベル及び
第４レベルの導体パターンを形成する工程が第２
レベルの導体パターンの場合と殆ど同様にして行
なわれる。
従つて、本発明による方法に於ける更に後の工
程については詳細な説明を省く。
第２図に於て、図に示されている第２レベルの
導体パターンと後の工程に於て付着される第３レ
ベルの導体パターンとの間の絶縁層として働く第
４ガラス薄膜３４が薄膜２６上及び薄膜２４から
成る導体パターン相互間に全体的に付着される。
ガラス薄膜３４が付着された後、アルミニウム
の如き薄い金属薄膜３６がガラス薄膜３４上に付
着される。金属薄膜３６は、絶縁層であるガラス
薄膜３４及び２６中に開孔を形成するためのマス
クとして用いられるとともに、チツプ上に於ける
第３レベルの導体パターンの一部としても用いら
れる。
レジスト層３８が金属薄膜３６上に付着され
る。これは、前述のレジスト層と同種のレジスト
層から成り得る。金属薄膜２４から成る第２レベ
ルの導体パターンに達する開孔をガラス薄膜３４
及び２６中に食刻するための所望のパターンが形
成される様に、レジスト層３８が選択的に露光さ
れる。露光が完了した後、レジスト層３８が現像
されて、レジスト層３８中の開孔に於て金属薄膜
３６の一部が露出される。それから、金属薄膜３
６が典型的にはレジスト層３８又はガラス薄膜３
４を殆ど食刻しない適当な食刻剤を用いて食刻さ
れる。その結果、レジスト層３８及び金属薄膜３
６中に開孔４０及び４１が形成されて、ガラス薄
膜３４の一部が露出される。それから、レジスト
層３８が従来技術により剥離されそしてガラス薄
膜３４及び２６中に第３図に示すように開孔４
０′及び４１′が乾式食刻方法又は化学的湿式食刻
方法によつて食刻され得る。乾式食刻方法が用い
られる場合には、本発明による方法は、前述の如
く、乾式食刻中にレジスト層がマスクとして用い
られないという利点を有している。金属薄膜３６
がマスクとして働く。
それから、第３レベルの導体パターンを形成す
るために、金属薄膜（図示せず）が金属薄膜３６
並びに開孔４０′及び４１′中に全体的に付着され
得る。その金属薄膜のパターン化は既に述べた第
２レベルの導体パターンの場合と同様にして行な
われる。
以上に於て、基板上に薄膜相互接続系を形成す
るための改良された方法について述べた。好実施
例に於ては、金属薄膜をパターン化するための食
刻に於てガラスの表面安定化層それ自体が安定な
マスク材料として用いられる。又、反対に、ガラ
スの表面安定化層中に開孔を形成するための食刻
に於ては、金属薄膜が安定なマスクとして用いら
れる。
従つて、本発明による方法は導体パターン及び
開孔の食刻に於てレジスト材料を用いる必要を無
くし、従つて食刻が反応性イオン食刻チエンバ内
で達成されることを可能にする。
本発明による方法は、所望の多数のレベルの導
体パターンを設けるために用いられ得る。
【図面の簡単な説明】
第１Ａ図乃至第１Ｌ図は本発明による方法の好
実施例に従つて形成されている構造体を示してい
る概略的断面図であり、第２図及び第３図は更に
後の工程に於ける構造体を示している概略的断面
図である。 ２…基板、４，１６，２４，３６…金属薄膜、
６，１４，２６，３４…ガラス薄膜、７，１８，
２８，３８…レジスト層、９，１０，２０，２
０′，２１，２１′，３０，３０′，３１，３１′，
４０，４０′，４１，４１′…開孔。

Claims (1)

  1. 【特許請求の範囲】 １ 基板上にプラズマ食刻可能な第１導電薄膜を
    付着し、上記第１導電薄膜上にこれよりも薄く且
    つこれと相互に選択的にプラズマ食刻可能な第１
    絶縁薄膜を付着し、上記第１絶縁薄膜上に第１レ
    ジスト層を形成し、上記第１レジスト層を露光現
    像して第１レジスト・パターンを形成し、上記第
    １レジスト・パターンをマスクとして上記第１絶
    縁薄膜を食刻して上記第１導電薄膜の選択された
    部分を露出させ、上記第１絶縁薄膜をマスクとし
    て上記第１導電薄膜をプラズマ食刻して所望のパ
    ターンを形成し、 上記第１絶縁薄膜と実質的に同一のプラズマ食
    刻特性を有する第２絶縁薄膜を上記基板及び上記
    第１絶縁薄膜上に付着し、上記第２絶縁薄膜上に
    これよりも薄く且つこれと相互に選択的にプラズ
    マ食刻可能な第２導電薄膜を付着し、上記第２導
    電薄膜上に第２レジスト層を形成し、上記第２レ
    ジスト層を露光現像して第２レジスト・パターン
    を形成し、上記第２レジスト・パターンをマスク
    として上記第２導電薄膜を食刻して上記第２絶縁
    薄膜の選択された部分を露出させ、上記第２導電
    薄膜をマスクとして上記第２絶縁薄膜及び上記第
    １絶縁薄膜をプラズマ食刻して上記第１導電薄膜
    の選択された部分を露出させ、 上記第２導電薄膜と実質的に同一のプラズマ食
    刻特性を有する第３導電薄膜を上記第１導電薄膜
    及び上記第２導電薄膜上に付着し、上記第３導電
    薄膜上にこれよりも薄く且つ上記第２絶縁薄膜と
    実質的に同一のプラズマ食刻特性を有する第３絶
    縁薄膜を付着し、上記第３絶縁薄膜上に第３レジ
    スト層を形成し、上記第３レジスト層を露光現像
    して第３レジスト・パターンを形成し、上記第３
    レジスト・パターンをマスクとして上記第３絶縁
    薄膜を食刻して上記第３導電薄膜の選択された部
    分を露出させ、上記第３絶縁薄膜をマスクとして
    上記第３導電薄膜及び上記第２導電薄膜をプラズ
    マ食刻して所望のパターンを形成することを含
    む、薄膜相互接続系の形成方法。
JP9621179A 1978-08-21 1979-07-30 Method of forming thin film mutual connecting system Granted JPS5529195A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US05/935,286 US4184909A (en) 1978-08-21 1978-08-21 Method of forming thin film interconnection systems

Publications (2)

Publication Number Publication Date
JPS5529195A JPS5529195A (en) 1980-03-01
JPS6260813B2 true JPS6260813B2 (ja) 1987-12-18

Family

ID=25466865

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9621179A Granted JPS5529195A (en) 1978-08-21 1979-07-30 Method of forming thin film mutual connecting system

Country Status (4)

Country Link
US (1) US4184909A (ja)
EP (1) EP0008359B1 (ja)
JP (1) JPS5529195A (ja)
DE (1) DE2963404D1 (ja)

Families Citing this family (76)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5734390B1 (ja) * 1971-04-16 1982-07-22
US4348804A (en) * 1978-07-12 1982-09-14 Vlsi Technology Research Association Method of fabricating an integrated circuit device utilizing electron beam irradiation and selective oxidation
JPS5595340A (en) * 1979-01-10 1980-07-19 Chiyou Lsi Gijutsu Kenkyu Kumiai Preparation of semiconductor device
JPS5710926A (en) * 1980-06-25 1982-01-20 Toshiba Corp Manufacture of semiconductor device
US4307179A (en) * 1980-07-03 1981-12-22 International Business Machines Corporation Planar metal interconnection system and process
US4367119A (en) * 1980-08-18 1983-01-04 International Business Machines Corporation Planar multi-level metal process with built-in etch stop
US4447824A (en) * 1980-08-18 1984-05-08 International Business Machines Corporation Planar multi-level metal process with built-in etch stop
US4336295A (en) * 1980-12-22 1982-06-22 Eastman Kodak Company Method of fabricating a transparent metal oxide electrode structure on a solid-state electrooptical device
US4361599A (en) * 1981-03-23 1982-11-30 National Semiconductor Corporation Method of forming plasma etched semiconductor contacts
JPS59220952A (ja) * 1983-05-31 1984-12-12 Toshiba Corp 半導体装置の製造方法
US4625391A (en) * 1981-06-23 1986-12-02 Tokyo Shibaura Denki Kabushiki Kaisha Semiconductor device and method for manufacturing the same
US4409319A (en) * 1981-07-15 1983-10-11 International Business Machines Corporation Electron beam exposed positive resist mask process
US4366229A (en) * 1981-11-06 1982-12-28 The United States Of America As Represented By The Secretary Of The Army Method of making cold shield for infrared detector array
US4393096A (en) * 1981-11-16 1983-07-12 International Business Machines Corporation Aluminum-copper alloy evaporated films with low via resistance
US4391678A (en) * 1981-11-18 1983-07-05 The United States Of America As Represented By The Secretary Of The Army Methods of making infrared detector array cold shield
US4389482A (en) * 1981-12-14 1983-06-21 International Business Machines Corporation Process for forming photoresists with strong resistance to reactive ion etching and high sensitivity to mid- and deep UV-light
JPS5916978A (ja) * 1982-07-20 1984-01-28 Tokyo Denshi Kagaku Kabushiki 金属被膜の選択的エツチング方法
US4430365A (en) 1982-07-22 1984-02-07 International Business Machines Corporation Method for forming conductive lines and vias
DE3272888D1 (en) * 1982-08-25 1986-10-02 Ibm Deutschland Reversal process for the production of chromium masks
US4461672A (en) * 1982-11-18 1984-07-24 Texas Instruments, Inc. Process for etching tapered vias in silicon dioxide
US4415606A (en) * 1983-01-10 1983-11-15 Ncr Corporation Method of reworking upper metal in multilayer metal integrated circuits
GB2137808A (en) * 1983-04-06 1984-10-10 Plessey Co Plc Integrated circuit processing method
US4426249A (en) 1983-06-30 1984-01-17 Rca Corporation Composition and thickness variation in dielectric layers
JPS6040497U (ja) * 1983-08-27 1985-03-22 トヨタ自動車株式会社 帯電防止シ−トフアブリツク
US4451326A (en) * 1983-09-07 1984-05-29 Advanced Micro Devices, Inc. Method for interconnecting metallic layers
US4472238A (en) * 1983-12-05 1984-09-18 E. I. Du Pont De Nemours And Company Process using plasma for forming conductive through-holes through a dielectric layer
US4517050A (en) * 1983-12-05 1985-05-14 E. I. Du Pont De Nemours And Company Process for forming conductive through-holes through a dielectric layer
US4501638A (en) * 1983-12-05 1985-02-26 E. I. Du Pont De Nemours And Company Liquid chemical process for forming conductive through-holes through a dielectric layer
US4845050A (en) * 1984-04-02 1989-07-04 General Electric Company Method of making mo/tiw or w/tiw ohmic contacts to silicon
US4523372A (en) * 1984-05-07 1985-06-18 Motorola, Inc. Process for fabricating semiconductor device
US4659427A (en) * 1984-12-31 1987-04-21 Gte Laboratories Incorporated Via formation for multilayered metalization
US4614021A (en) * 1985-03-29 1986-09-30 Motorola, Inc. Pillar via process
JPH0652732B2 (ja) * 1985-08-14 1994-07-06 三菱電機株式会社 パツシベ−シヨン膜の形成方法
US4723197A (en) * 1985-12-16 1988-02-02 National Semiconductor Corporation Bonding pad interconnection structure
GB2186424A (en) * 1986-01-30 1987-08-12 Plessey Co Plc Method for producing integrated circuit interconnects
US4963512A (en) * 1986-03-25 1990-10-16 Hitachi, Ltd. Method for forming conductor layers and method for fabricating multilayer substrates
US4840923A (en) * 1986-04-30 1989-06-20 International Business Machine Corporation Simultaneous multiple level interconnection process
US5069749A (en) * 1986-07-29 1991-12-03 Digital Equipment Corporation Method of fabricating interconnect layers on an integrated circuit chip using seed-grown conductors
US4721689A (en) * 1986-08-28 1988-01-26 International Business Machines Corporation Method for simultaneously forming an interconnection level and via studs
JPS63127551A (ja) * 1986-11-17 1988-05-31 Toshiba Corp 半導体装置の製造方法
ATE177877T1 (de) * 1986-12-19 1999-04-15 Applied Materials Inc Bromine-ätzverfahren für silizium
US4853341A (en) * 1987-03-25 1989-08-01 Mitsubishi Denki Kabushiki Kaisha Process for forming electrodes for semiconductor devices using focused ion beams
US4948749A (en) * 1987-03-25 1990-08-14 Mitsubishi Denki Kabushiki Kaisha Process for forming electrodes for semiconductor devices
JP2544921B2 (ja) 1987-03-25 1996-10-16 三菱電機株式会社 半導体装置の電極形成方法
JP2544396B2 (ja) * 1987-08-25 1996-10-16 株式会社日立製作所 半導体集積回路装置の製造方法
JPS6468945A (en) * 1987-09-09 1989-03-15 Nec Corp Manufacture of semiconductor integrated circuit device
FR2630588A1 (fr) * 1988-04-22 1989-10-27 Philips Nv Procede pour realiser une configuration d'interconnexion sur un dispositif semiconducteur notamment un circuit a densite d'integration elevee
JPH0214936A (ja) * 1988-07-02 1990-01-18 Daiwa:Kk 自動車用マット
US5001083A (en) * 1988-07-12 1991-03-19 Microwave Modules & Devices Inc. Method of priming semiconductor substrate for subsequent photoresist masking and etching
US4920072A (en) * 1988-10-31 1990-04-24 Texas Instruments Incorporated Method of forming metal interconnects
US4997789A (en) * 1988-10-31 1991-03-05 Texas Instruments Incorporated Aluminum contact etch mask and etchstop for tungsten etchback
US5296407A (en) * 1990-08-30 1994-03-22 Seiko Epson Corporation Method of manufacturing a contact structure for integrated circuits
JPH04150017A (ja) * 1990-10-12 1992-05-22 Toshiba Corp 半導体装置の製造方法
US5225372A (en) * 1990-12-24 1993-07-06 Motorola, Inc. Method of making a semiconductor device having an improved metallization structure
US5756401A (en) * 1992-03-23 1998-05-26 Fujitsu Limited Process for the etching of polycide film
US5736457A (en) * 1994-12-09 1998-04-07 Sematech Method of making a damascene metallization
JP2639369B2 (ja) * 1994-12-22 1997-08-13 日本電気株式会社 半導体装置の製造方法
US5534462A (en) * 1995-02-24 1996-07-09 Motorola, Inc. Method for forming a plug and semiconductor device having the same
JPH09129732A (ja) * 1995-10-31 1997-05-16 Nec Corp 半導体装置の製造方法
US5866484A (en) * 1996-07-09 1999-02-02 Nippon Steel Corporation Semiconductor device and process of producing same
US5985766A (en) * 1997-02-27 1999-11-16 Micron Technology, Inc. Semiconductor processing methods of forming a contact opening
TW408420B (en) * 1998-08-14 2000-10-11 Mosel Vitelic Inc A method to measure if the connecting via in the metal wiring layer is aligned correctly
KR100292407B1 (ko) 1998-10-07 2001-06-01 윤종용 스트레스완화적층물을구비하는반도체장치및그제조방법
US6261947B1 (en) * 1999-02-18 2001-07-17 Micron Technology, Inc. Formation of electrical contacts to conductive elements in the fabrication of semiconductor integrated circuits
US6861670B1 (en) * 1999-04-01 2005-03-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having multi-layer wiring
DE19915245A1 (de) * 1999-04-03 2000-10-05 Philips Corp Intellectual Pty Verfahren zur Herstellung von elektronischen Bauelementen mit Streifenleitungen
US6461797B1 (en) * 1999-11-19 2002-10-08 International Business Machines Corporation Method and apparatus for selectively programming a semiconductor device
DE10011886A1 (de) * 2000-03-07 2001-09-20 Infineon Technologies Ag Verfahren zur Herstellung einer Leiterstruktur für einen integrierten Schaltkreis
US7064447B2 (en) * 2001-08-10 2006-06-20 Micron Technology, Inc. Bond pad structure comprising multiple bond pads with metal overlap
US7727888B2 (en) * 2005-08-31 2010-06-01 International Business Machines Corporation Interconnect structure and method for forming the same
US7528066B2 (en) * 2006-03-01 2009-05-05 International Business Machines Corporation Structure and method for metal integration
US7800228B2 (en) * 2006-05-17 2010-09-21 International Business Machines Corporation Reliable via contact interconnect structure
US7396762B2 (en) * 2006-08-30 2008-07-08 International Business Machines Corporation Interconnect structures with linear repair layers and methods for forming such interconnection structures
US20080128907A1 (en) * 2006-12-01 2008-06-05 International Business Machines Corporation Semiconductor structure with liner
US7846834B2 (en) * 2008-02-04 2010-12-07 International Business Machines Corporation Interconnect structure and method for Cu/ultra low k integration
JP4811437B2 (ja) * 2008-08-11 2011-11-09 日本テキサス・インスツルメンツ株式会社 Ｉｃチップ上への電子部品の実装

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3795557A (en) * 1972-05-12 1974-03-05 Lfe Corp Process and material for manufacturing semiconductor devices
US3961414A (en) * 1972-06-09 1976-06-08 International Business Machines Corporation Semiconductor structure having metallization inlaid in insulating layers and method for making same
US3914127A (en) * 1973-11-23 1975-10-21 Texas Instruments Inc Method of making charge-coupled devices
US3971684A (en) * 1973-12-03 1976-07-27 Hewlett-Packard Company Etching thin film circuits and semiconductor chips
JPS51104269A (ja) * 1975-03-12 1976-09-14 Fujitsu Ltd Purazumaetsuchinguhoho
FR2312114A1 (fr) * 1975-05-22 1976-12-17 Ibm Attaque de materiaux par ions reactifs
US3994793A (en) * 1975-05-22 1976-11-30 International Business Machines Corporation Reactive ion etching of aluminum
FR2340620A1 (fr) * 1976-02-06 1977-09-02 Ibm Procede de fabrication d'un dispositif integre a grande echelle ayant une surface plane
FR2341944A1 (fr) * 1976-02-20 1977-09-16 Radiotechnique Compelec Procede d'obtention d'un circuit integre comportant au moins un niveau de connexions et dispositif obtenu par ce procede
US4035276A (en) * 1976-04-29 1977-07-12 Ibm Corporation Making coplanar layers of thin films
US4076575A (en) * 1976-06-30 1978-02-28 International Business Machines Corporation Integrated fabrication method of forming connectors through insulative layers

Also Published As

Publication number Publication date
EP0008359B1 (de) 1982-07-28
DE2963404D1 (en) 1982-09-16
EP0008359A2 (de) 1980-03-05
JPS5529195A (en) 1980-03-01
US4184909A (en) 1980-01-22
EP0008359A3 (en) 1980-03-19

Similar Documents

Publication Publication Date Title
JPS6260813B2 (ja)
US4092442A (en) Method of depositing thin films utilizing a polyimide mask
US3982943A (en) Lift-off method of fabricating thin films and a structure utilizable as a lift-off mask
US4707218A (en) Lithographic image size reduction
JPS6350860B2 (ja)
US4070501A (en) Forming self-aligned via holes in thin film interconnection systems
US4997746A (en) Method of forming conductive lines and studs
JPS63104425A (ja) バイアの形成方法
JP2002280388A (ja) 半導体装置の製造方法
JPS588579B2 (ja) ハンドウタイソウチノセイゾウホウホウ
US4855252A (en) Process for making self-aligned contacts
EP0779556B1 (en) Method of fabricating a semiconductor device
US5871886A (en) Sandwiched middle antireflection coating (SMARC) process
GB2059679A (en) Method of making composite bodies
JPH0626202B2 (ja) パターン付け方法
USH274H (en) Method of manufacturing an integrated circuit chip and integrated circuit chip produced thereby
CA1088382A (en) Method of making a large scale integrated device having a planar surface
KR950014945B1 (ko) 반도체소자의 미세패턴 형성방법
JPH0795509B2 (ja) レジストパタ−ンの形成方法
KR950000090B1 (ko) 반도체장치의 제조방법
JPS5852341B2 (ja) 半導体装置の製造方法
JPS5828735B2 (ja) ハンドウタイソウチノセイゾウホウホウ
KR100309133B1 (ko) 반도체 소자의 금속배선 형성방법
KR100257770B1 (ko) 반도체 소자의 미세한 전도막 패턴 형성 방법
JPH04155816A (ja) 半導体装置の製造方法