JPS6265295A - ダイナミツクメモリ - Google Patents
ダイナミツクメモリInfo
- Publication number
- JPS6265295A JPS6265295A JP60204087A JP20408785A JPS6265295A JP S6265295 A JPS6265295 A JP S6265295A JP 60204087 A JP60204087 A JP 60204087A JP 20408785 A JP20408785 A JP 20408785A JP S6265295 A JPS6265295 A JP S6265295A
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- JP
- Japan
- Prior art keywords
- sense
- bit lines
- sense amplifier
- memory cell
- input terminal
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、互いに平行でかつ近接して配置されたビット
線間の信号をセンスアンプによって検出するダイナミッ
クメモリに関し、特に１大容量化及び高集積化に関する
ものである。
線間の信号をセンスアンプによって検出するダイナミッ
クメモリに関し、特に１大容量化及び高集積化に関する
ものである。
（ロ）従来の技術
一般罠、コンデンサとＭＯＳＦＥＴから成るメモリセル
な使用するダイナミックメモリでは、複数対のビット線
ＢＬ及び１１と交叉する複数のワード線Ｗの交点に各々
メモリセルが配置され、各対のビット、［ｎ Ｌ及び１
１はゲーテイ・Ｉドフリノプフロノプ型あるいは差動型
のセンスアンプに各々接続され、選択されたワード線Ｗ
に接続されたメモリセルによって生じろビット線ＢＬ及
びハ１゜の微小電位差がセンスアンプによって増幅され
る。
な使用するダイナミックメモリでは、複数対のビット線
ＢＬ及び１１と交叉する複数のワード線Ｗの交点に各々
メモリセルが配置され、各対のビット、［ｎ Ｌ及び１
１はゲーテイ・Ｉドフリノプフロノプ型あるいは差動型
のセンスアンプに各々接続され、選択されたワード線Ｗ
に接続されたメモリセルによって生じろビット線ＢＬ及
びハ１゜の微小電位差がセンスアンプによって増幅され
る。
このようなダイナミックメモリは、一対のビットａＢＬ
及び１１に対して一つのセンスアンプが必要であるため
合理的でなかった、。
及び１１に対して一つのセンスアンプが必要であるため
合理的でなかった、。
そこで、従来は、特開昭６０−９０４９１号公報に示さ
れる如きダイナミックメモリが提案された。このダイナ
ミックメモリは、２対のビット線Ｂ Ｌ及びＢＬに対し
て一つのセンスアンプを設け、該センスアンプの一対の
センス入力端と２対のビット線ｎＬ及び１１とをＭＯＳ
ＦＥＴを介して接続し、異なるタイミングでＭＯＳＦＥ
Ｔを制御して選択的に２対のビット線ＢＬ及び１ｔの一
方の対を接続するものである。
れる如きダイナミックメモリが提案された。このダイナ
ミックメモリは、２対のビット線Ｂ Ｌ及びＢＬに対し
て一つのセンスアンプを設け、該センスアンプの一対の
センス入力端と２対のビット線ｎＬ及び１１とをＭＯＳ
ＦＥＴを介して接続し、異なるタイミングでＭＯＳＦＥ
Ｔを制御して選択的に２対のビット線ＢＬ及び１ｔの一
方の対を接続するものである。
←→ 発明が解決しようとする問題点
しかしながら、従来のダイナミックメモリではビット線
ＢＬ及び「１の本数に対するセンスアンプの数は減少す
るのであるカー、ビット線ＢＬ及びＢＬの本数は変わら
ないため、ビット線ＢＬ及びＢＬが延在される半導体領
域に於けるビット線ＢＬ及びｎＬの占める面積は豐わら
ず、集積度も変化しない欠点があった。
ＢＬ及び「１の本数に対するセンスアンプの数は減少す
るのであるカー、ビット線ＢＬ及びＢＬの本数は変わら
ないため、ビット線ＢＬ及びＢＬが延在される半導体領
域に於けるビット線ＢＬ及びｎＬの占める面積は豐わら
ず、集積度も変化しない欠点があった。
に）問題点を解決するための手段
本発明は、上述した点に鑑みて為されたものであり、複
数のワード線Ｗｔと交叉する複数のビット線Ｂ Ｌ ｔ
を設け、該ビット線Ｂ Ｌ ｔとワード線ｗ８との交点
に２トランジスタ型のメモリセルを配置し、前記ビット
線ＢＬＬの各々の間にセンスアンプを設ける。更に、各
ビット線ＢＬｊはＭＯＳＦＥＴを介してセンスアンプの
センス入力端ニ各々接続され、隣接するセンスアンプの
センス動作及びセンス入力端に接続されたＭＯＳＦＥＴ
のスイッチングは互いに異なるタイミングで制御される
ものである。
数のワード線Ｗｔと交叉する複数のビット線Ｂ Ｌ ｔ
を設け、該ビット線Ｂ Ｌ ｔとワード線ｗ８との交点
に２トランジスタ型のメモリセルを配置し、前記ビット
線ＢＬＬの各々の間にセンスアンプを設ける。更に、各
ビット線ＢＬｊはＭＯＳＦＥＴを介してセンスアンプの
センス入力端ニ各々接続され、隣接するセンスアンプの
センス動作及びセンス入力端に接続されたＭＯＳＦＥＴ
のスイッチングは互いに異なるタイミングで制御される
ものである。
（ホ）作用
上述の手段によれば、奇数番目のワード線Ｗ２．．−７
が選択された場合には、奇数番目のセンスアンプＳ Ａ
、、Ｓ−１が選ばれ、該センスアンプＳＡ、、％−３の
センス入力端に接続されたＭＯＳＦＥＴがオンとなって
、ビット線ＢＬ、、−，とＢＬ、、とがセンスアンプＳ
Ａ、ｎ、のセンス入力端に接続される。そして、奇数
番目のセンスアンプＳＡ！３−１のセンス動作が為され
ることにより、２トランジスタ型のメモリセル罠蓄積さ
れた電圧が増幅される。
が選択された場合には、奇数番目のセンスアンプＳ Ａ
、、Ｓ−１が選ばれ、該センスアンプＳＡ、、％−３の
センス入力端に接続されたＭＯＳＦＥＴがオンとなって
、ビット線ＢＬ、、−，とＢＬ、、とがセンスアンプＳ
Ａ、ｎ、のセンス入力端に接続される。そして、奇数
番目のセンスアンプＳＡ！３−１のセンス動作が為され
ることにより、２トランジスタ型のメモリセル罠蓄積さ
れた電圧が増幅される。
一方、偶数番目のワード線Ｗ７．が選択された場合には
、偶数番目のセンスアンプ５Ａｔｆｉが選ばれ、該セン
スアンプＳ Ａ、、％のセンス入力端に接続されたＭＯ
ＳＦＥＴがオンとなって、ビット線ＢＬ、％とＢ Ｌ
ｔ、、−＋とがセンスアンプＳＡ、、に接続される。
、偶数番目のセンスアンプ５Ａｔｆｉが選ばれ、該セン
スアンプＳ Ａ、、％のセンス入力端に接続されたＭＯ
ＳＦＥＴがオンとなって、ビット線ＢＬ、％とＢ Ｌ
ｔ、、−＋とがセンスアンプＳＡ、、に接続される。
そしテ、偶数番目のセンスアンプＳ Ａ、、％のセンス
動作が為される。
動作が為される。
即ち、従来のセンスアンプの各々に接続された一対のビ
ット線ＢＬ及び１１に於いて、隣接するビット線のＢＬ
と１１とを共通としたものである。
ット線ＢＬ及び１１に於いて、隣接するビット線のＢＬ
と１１とを共通としたものである。
（へ）実施例
第１図は本発明の実施例を示す回路図である。
ローアドレスによって択一的に選択されるワード線ｍと
複数のビット線（２）は互いに交叉して設けられ、その
交点にはメモリセル（３）が配置される。このメモリセ
ル（３）は、コンデンサ（４）とコンデンサ（４）の両
端に接続されたＭ ＯＳ Ｆ Ｅ Ｔ＋５１（６）とか
ら成り、ＭＯＳ Ｆ Ｅ Ｔ＋５）＋６）の他端はビッ
ト線（２）Ｋ各々接続され、ゲートは共にワード線（１
）に接続される。即ち、メモリセル（３）は２トランジ
スタ型のメモリセルである。ここで、Ｗ！、、−１と表
わされる奇数番目のワード＃Ｊ（１１に接続されるメモ
リセル（３）は、ＢＬ雪−！と表わされる奇数番目のビ
ット線（２）とＢＬ、、。
複数のビット線（２）は互いに交叉して設けられ、その
交点にはメモリセル（３）が配置される。このメモリセ
ル（３）は、コンデンサ（４）とコンデンサ（４）の両
端に接続されたＭ ＯＳ Ｆ Ｅ Ｔ＋５１（６）とか
ら成り、ＭＯＳ Ｆ Ｅ Ｔ＋５）＋６）の他端はビッ
ト線（２）Ｋ各々接続され、ゲートは共にワード線（１
）に接続される。即ち、メモリセル（３）は２トランジ
スタ型のメモリセルである。ここで、Ｗ！、、−１と表
わされる奇数番目のワード＃Ｊ（１１に接続されるメモ
リセル（３）は、ＢＬ雪−！と表わされる奇数番目のビ
ット線（２）とＢＬ、、。
と表わされる偶数番目のビット線（２）の間に接続され
、−力、Ｗｌ、と表わされる偶数番目のワード線（１）
に接続されろメモリセル（３）は、ＢＬ、、と表わされ
る偶数番目のビット線（２）とＢＬ、□、と表わされる
奇数番目のビット線（２）の間に接続される。
、−力、Ｗｌ、と表わされる偶数番目のワード線（１）
に接続されろメモリセル（３）は、ＢＬ、、と表わされ
る偶数番目のビット線（２）とＢＬ、□、と表わされる
奇数番目のビット線（２）の間に接続される。
更に、隣接するビット線（２）間には、ゲーテイツトフ
リップフロップ型のセンスアンプ（７）が各々設ケラれ
、各センスアンプ（７）の一対のセンス入力端と各ビッ
ト線（２）とはＭＯＳ Ｆ Ｅ Ｔ＋８１１９）を介し
て接続される。このセンスアンプ（７）の５ち、Ｓ Ａ
、、。
リップフロップ型のセンスアンプ（７）が各々設ケラれ
、各センスアンプ（７）の一対のセンス入力端と各ビッ
ト線（２）とはＭＯＳ Ｆ Ｅ Ｔ＋８１１９）を介し
て接続される。このセンスアンプ（７）の５ち、Ｓ Ａ
、、。
と表わされる奇数番目のセンスアンプ（力は各々共通接
続され、センス動作を制御するクロックパルスφ８．が
印加されるＭＯ８ＦＥＴαＯに接続される。
続され、センス動作を制御するクロックパルスφ８．が
印加されるＭＯ８ＦＥＴαＯに接続される。
一方、Ｓ Ａ、、と表わされる偶数ｉ目のセンスアンプ
（力も共通接続され、センス動作を制御するクロックパ
ルスφ。が印加されるＭＯ３ＦＥＴα１）に接続される
。また、奇数番目ＳＡ、、％−２のセンスアンプ（７）
とビット線（２）を接続するＭＯＳ Ｆ Ｅ Ｔ（８１
のゲートには、Ｗ、、、と表わされたワード線ｆｌ）が
選択されたとき出力されるクロックパルスφ□が印加さ
れ、一方、偶数番目Ｓ Ａ、、のセンスアンプ（力とビ
ット線（２）を接続するＭＯＳ Ｆ Ｅ Ｔ＋９＋のゲ
ートには偶数番目Ｗ７．Ｉのワード線（１）が選択され
たとき出力されるクロックパルスφ。が印加される。
（力も共通接続され、センス動作を制御するクロックパ
ルスφ。が印加されるＭＯ３ＦＥＴα１）に接続される
。また、奇数番目ＳＡ、、％−２のセンスアンプ（７）
とビット線（２）を接続するＭＯＳ Ｆ Ｅ Ｔ（８１
のゲートには、Ｗ、、、と表わされたワード線ｆｌ）が
選択されたとき出力されるクロックパルスφ□が印加さ
れ、一方、偶数番目Ｓ Ａ、、のセンスアンプ（力とビ
ット線（２）を接続するＭＯＳ Ｆ Ｅ Ｔ＋９＋のゲ
ートには偶数番目Ｗ７．Ｉのワード線（１）が選択され
たとき出力されるクロックパルスφ。が印加される。
第１図の如く構成された実施例に於いて、第２図＋ａｌ
の如く奇数番目Ｗ、、＆−，を指定するローアドレスデ
ータＡＤ（ｌｎ−１）、及び、ローアドレス制御信号「
ＶＳが印加されると、タイミング発生回路（図示せず）
から出力されるプリチャージクロックによって、各ビッ
ト線（２）のプリチャージが為されろ。
の如く奇数番目Ｗ、、＆−，を指定するローアドレスデ
ータＡＤ（ｌｎ−１）、及び、ローアドレス制御信号「
ＶＳが印加されると、タイミング発生回路（図示せず）
から出力されるプリチャージクロックによって、各ビッ
ト線（２）のプリチャージが為されろ。
その攪、タイミング発生回路から出力されるクロックパ
ルスφ２１により、Ｍ ＯＳ Ｆ ＥＴｆ８）がオンと
なり、奇数番目ＳＡ２□１のセンスアンプ（力とＢＬＬ
１２びＢＬ、、のビット線（２）とが接続され、続いて
出力され乙クロックパルスφ、１により奇数番目Ｓ Ａ
２．、のセンスアンプ（７）のセンス動作が開始すれろ
。よって、この場合には奇数番目Ｗ、□１のワード線（
１）に接１つ℃されたメモリセル（３）に蓄積された情
報がＳＡ２，１−１のセンスアンプ（刀に読み出される
。
ルスφ２１により、Ｍ ＯＳ Ｆ ＥＴｆ８）がオンと
なり、奇数番目ＳＡ２□１のセンスアンプ（力とＢＬＬ
１２びＢＬ、、のビット線（２）とが接続され、続いて
出力され乙クロックパルスφ、１により奇数番目Ｓ Ａ
２．、のセンスアンプ（７）のセンス動作が開始すれろ
。よって、この場合には奇数番目Ｗ、□１のワード線（
１）に接１つ℃されたメモリセル（３）に蓄積された情
報がＳＡ２，１−１のセンスアンプ（刀に読み出される
。
一方、第２図（ｂ）の如く、偶数番目Ｗ、１を指定する
ローアドレスＡＤＵｔｎ、、及び、ローアドレス制御イ
、す号「ＴＳが印加されろと、４１■述と逆にクロック
パルスφ８２に、よりＭＯＳ Ｆ ＥＴｆ９）がオンと
なって、偶数番目Ｓ Ａ、ｎのセンスアンプ（７）トＢ
Ｌｔ、及ヒＢＬ２．ヤ、のビット線（２）とが接続さ
れ、タロツクパルスφｓ７により４山数番目ＳＡ、、の
センスアンプ（力のセンス動作が開始されて、Ｗ２．％
のワード＠（１）に接続されたメモリセル（３）の情報
がＳＡ、のセンスアンプ（７）に読み出される。
ローアドレスＡＤＵｔｎ、、及び、ローアドレス制御イ
、す号「ＴＳが印加されろと、４１■述と逆にクロック
パルスφ８２に、よりＭＯＳ Ｆ ＥＴｆ９）がオンと
なって、偶数番目Ｓ Ａ、ｎのセンスアンプ（７）トＢ
Ｌｔ、及ヒＢＬ２．ヤ、のビット線（２）とが接続さ
れ、タロツクパルスφｓ７により４山数番目ＳＡ、、の
センスアンプ（力のセンス動作が開始されて、Ｗ２．％
のワード＠（１）に接続されたメモリセル（３）の情報
がＳＡ、のセンスアンプ（７）に読み出される。
従って、第１図に示された実施例では、各ピッ）＠ｆ２
１間罠メモリセル（３）が配雪されるため、メモリセル
（３）の個数に対してビット線（２）の本数が従来に比
べて大幅に少なくなる。よって、半導体チップ上に於け
るメモリセル（３）の形成領域での集噴度が向上する。
１間罠メモリセル（３）が配雪されるため、メモリセル
（３）の個数に対してビット線（２）の本数が従来に比
べて大幅に少なくなる。よって、半導体チップ上に於け
るメモリセル（３）の形成領域での集噴度が向上する。
（ト）発明の効果
上述の如く本発明によれば、メモリセル形成領域でのビ
ット線ＢＬの本数が城少するため、集積度が向上し記憶
容素の大きなダイナミックメモリが得られる利点を有し
ている。
ット線ＢＬの本数が城少するため、集積度が向上し記憶
容素の大きなダイナミックメモリが得られる利点を有し
ている。
頁１図は本発明の実施例を示す回路図、第２図（ａ）及
び（ｂ）は第１図に示された実施例の動作ケ示すタイミ
ング図である。 主な図番の説明 （１）・・・ワード線、 （２）・・・ビット線、
（３）・・・メモリセル、（力・・・センスアンプ、
＋８）ｆ９１（１１αυ・・・ＭＯ３ＥＴ０ 出頭式 三洋電磯株式会社 外１名 代理人 弁理士 佐 野 静 夫 第１図
び（ｂ）は第１図に示された実施例の動作ケ示すタイミ
ング図である。 主な図番の説明 （１）・・・ワード線、 （２）・・・ビット線、
（３）・・・メモリセル、（力・・・センスアンプ、
＋８）ｆ９１（１１αυ・・・ＭＯ３ＥＴ０ 出頭式 三洋電磯株式会社 外１名 代理人 弁理士 佐 野 静 夫 第１図
Claims (1)
- １、複数のセンスアンプと、該複数のセンスアンプのセ
ンス入力端に接続されたビット線と、該ビット線と交叉
する複数のワード線と、前記ビット線とワード線の交点
に設けられた２トランジスタ型のメモリセルとを備えた
ダイナミックメモリに於いて、前記複数形成されたビッ
ト線の各々の間に異なるタイミングでオンするＭＯＳＦ
ＥＴを介して前記センスアンプが接続され、隣接するセ
ンスアンプは異なるタイミングでセンス動作が制御され
ることを特徴とするダイナミックメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60204087A JPS6265295A (ja) | 1985-09-13 | 1985-09-13 | ダイナミツクメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60204087A JPS6265295A (ja) | 1985-09-13 | 1985-09-13 | ダイナミツクメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6265295A true JPS6265295A (ja) | 1987-03-24 |
Family
ID=16484569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60204087A Pending JPS6265295A (ja) | 1985-09-13 | 1985-09-13 | ダイナミツクメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6265295A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5943279A (en) * | 1998-02-10 | 1999-08-24 | Nippon Foundry, Inc. | Semiconductor memory integrated circuit |
| US6198151B1 (en) | 1997-10-24 | 2001-03-06 | Nippon Steel Semiconductor Corp. | Semiconductor device, semiconductor integrated circuit device, and method of manufacturing same |
-
1985
- 1985-09-13 JP JP60204087A patent/JPS6265295A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6198151B1 (en) | 1997-10-24 | 2001-03-06 | Nippon Steel Semiconductor Corp. | Semiconductor device, semiconductor integrated circuit device, and method of manufacturing same |
| US5943279A (en) * | 1998-02-10 | 1999-08-24 | Nippon Foundry, Inc. | Semiconductor memory integrated circuit |
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