JPS6265376A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6265376A JPS6265376A JP20420885A JP20420885A JPS6265376A JP S6265376 A JPS6265376 A JP S6265376A JP 20420885 A JP20420885 A JP 20420885A JP 20420885 A JP20420885 A JP 20420885A JP S6265376 A JPS6265376 A JP S6265376A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor region
- substrate
- mesfet
- layer
- type semiconductor
- Prior art date
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- Pending
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は、半導体装置に関するものであり、特に、半絶
縁性基板を用いた半導体装置に適用して有効な技術に関
するものである。
縁性基板を用いた半導体装置に適用して有効な技術に関
するものである。
［背景技術］
ＭＥＳＦＥＴに近接した配線に電流を流すとＭＥＳＦＥ
Ｔのドレイン電流が変化してしまう、これはバックゲー
ト効果と云れている。バックゲート効果については、ア
イ イーイーイー トランズアクションズ オン エレ
クトロデバイセズイーディ２９．１９８２．１０５９ペ
ージ（Ｂａｃｋｇａｔｉｎｇ ｉｎ ＧａＡｓ
ＭＥＳＦＥＴ″Ｓ、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏ
ｎｓｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、Ｖ
。
Ｔのドレイン電流が変化してしまう、これはバックゲー
ト効果と云れている。バックゲート効果については、ア
イ イーイーイー トランズアクションズ オン エレ
クトロデバイセズイーディ２９．１９８２．１０５９ペ
ージ（Ｂａｃｋｇａｔｉｎｇ ｉｎ ＧａＡｓ
ＭＥＳＦＥＴ″Ｓ、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏ
ｎｓｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、Ｖ
。
１、ＥＤ−２９：１９Ｂ２、ｐ１０５９に記載されてい
る。
る。
本発明者は、前記バックゲート効果は半導体装置の信頼
性を著しく低下させることを見出した。
性を著しく低下させることを見出した。
［発明の目的］
本発明の目的は、半導体装置の信頼性を向上する技術を
提供することにある。
提供することにある。
本発明の他の目的は、半絶縁性基板を使った半導体装置
の電気的特性を向上する技術を提供することにある。
の電気的特性を向上する技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
［発明の概要］
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、半絶縁性基板の半導体素子の下にバリアとな
る導体層を設けたものである。
る導体層を設けたものである。
以下、本発明の構成について、実施例とともに説明する
。
。
［実施例１］
第１図は実施例ＩのＭＥＳＦＥＴの平面図、第２図は第
１図のＡ−Ａ切断線における断面図、第３図は第１図の
Ｂ−Ｂ切断線における断面図である。なお、第１図は構
成を見易くするために導電層間の絶縁膜を図示していな
い、また、平面図において、実線からなる引出し線は最
上層の構成物を示し、点線からなる引出し線は下の構成
物を示している。
１図のＡ−Ａ切断線における断面図、第３図は第１図の
Ｂ−Ｂ切断線における断面図である。なお、第１図は構
成を見易くするために導電層間の絶縁膜を図示していな
い、また、平面図において、実線からなる引出し線は最
上層の構成物を示し、点線からなる引出し線は下の構成
物を示している。
本実施例のＭＥＳＦＥＴは、ソース又はドレインとなる
ｎ＋型半導体領域１、チャネルとなるｎ型半導体領域２
、ゲート１！極３とで構成しである。
ｎ＋型半導体領域１、チャネルとなるｎ型半導体領域２
、ゲート１！極３とで構成しである。
ｎ゛型半導体領域１、ｎ型半導体領域２のそれぞれは、
ガリュウム（Ｇａ）とヒ素（Ａｓ）との化合物からなる
半絶縁性基板４中にｎ型不純物、例えばシリコン（Ｓｉ
）を導入してなる。なお、基板１の抵抗率は、１０７
［Ω１コ程度である。前記ｎ型半導体領域２は、ＭＥＳ
ＦＥＴが構成される部分を開口したレジスト膜をマスク
とし、イオン打込で形成する。一方、ｎ゛型半導体領域
１は、ゲート電極３をマスクとしたイオン打込みからな
る０周辺はレジストマスクで規定する。ｎ＋型半導体領
域１の底の深さは、１０００オングストローム（以下、
［Ａ］と記述する）程度である。ゲート電極３は、タン
グステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ
）、チタン（Ｔｉ）等の高融点金属のシリサイドからな
り、基板４の表面に被着している。ソース、ドレインで
あるｎ＋型半導体領域１の表面に被着している電極５は
、順次、金（Ａｕ）とゲルマニュウム（Ｇｅ）の混晶層
、ニッケル（Ｎｉ）層、金層を積層して構成しである。
ガリュウム（Ｇａ）とヒ素（Ａｓ）との化合物からなる
半絶縁性基板４中にｎ型不純物、例えばシリコン（Ｓｉ
）を導入してなる。なお、基板１の抵抗率は、１０７
［Ω１コ程度である。前記ｎ型半導体領域２は、ＭＥＳ
ＦＥＴが構成される部分を開口したレジスト膜をマスク
とし、イオン打込で形成する。一方、ｎ゛型半導体領域
１は、ゲート電極３をマスクとしたイオン打込みからな
る０周辺はレジストマスクで規定する。ｎ＋型半導体領
域１の底の深さは、１０００オングストローム（以下、
［Ａ］と記述する）程度である。ゲート電極３は、タン
グステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ
）、チタン（Ｔｉ）等の高融点金属のシリサイドからな
り、基板４の表面に被着している。ソース、ドレインで
あるｎ＋型半導体領域１の表面に被着している電極５は
、順次、金（Ａｕ）とゲルマニュウム（Ｇｅ）の混晶層
、ニッケル（Ｎｉ）層、金層を積層して構成しである。
基板４上に延在している配線６は、前記電極５と一体形
成である。したがって、配線６も、金とゲルマニュウム
の混晶層、ニッケル層・金層を積層してなる。なお、配
線６のうち、配線６Ａは、後述するように基板４内の半
導体領域１０に定電位を印加している。
成である。したがって、配線６も、金とゲルマニュウム
の混晶層、ニッケル層・金層を積層してなる。なお、配
線６のうち、配線６Ａは、後述するように基板４内の半
導体領域１０に定電位を印加している。
基板４の周辺にポンディングパッド７が設けである。ポ
ンディングパッド７は、前記配線６の上にさらに、モリ
ブデン層、金層を順次積層してなる。なお、第１図では
、ポンディングパッド７の構成を見易くするため、それ
の下の配ａ６を図示していない。前記電極５、配線６及
びポンディングパッド７は、リフトオフによって形成し
である。
ンディングパッド７は、前記配線６の上にさらに、モリ
ブデン層、金層を順次積層してなる。なお、第１図では
、ポンディングパッド７の構成を見易くするため、それ
の下の配ａ６を図示していない。前記電極５、配線６及
びポンディングパッド７は、リフトオフによって形成し
である。
ＣＶＤ等による酸化シリコン膜でゲート電極３を覆う絶
縁膜８を形成した後、この絶縁膜８を配線パターンに選
択的に除去し、その除去した部分に場込むようにして形
成したものである。また、前記絶縁膜８の上に、例えば
ＣＶＤによる窒化シリコン膜と酸化シリコン膜とからな
る保護膜９が設けである。
縁膜８を形成した後、この絶縁膜８を配線パターンに選
択的に除去し、その除去した部分に場込むようにして形
成したものである。また、前記絶縁膜８の上に、例えば
ＣＶＤによる窒化シリコン膜と酸化シリコン膜とからな
る保護膜９が設けである。
第１［乃至第３図に示したように、基板４中にｎ＋型半
導体領域１０が設けである。ＭＥＳＦＥＴ等の半導体素
子のα線などにより発生したキャリアによるソフトエラ
ー及びバックゲート効果を抑制するためである。前記半
導体領域１０は、シリコン等のｎ型不純物を１０１７〜
１０”［ａｔ ｏ ｍ ｓ ／ａＩ〕程度含有している
。基板４表面からの深さは、０．２〜１〔μｍ］程度で
ある。すなわち、ＭＥＳＦＥＴに近接した深さに設けで
ある。半導体領域１０の上にさらに基板４の一部である
半絶縁層を設け、この半絶縁層にＭＥＳＦＥＴ等の半導
体素子を設けることによって、半導体素子間の分離を容
易に行うためである。前記ｎ＋型半導体領域１０は、エ
ピタキシャル成長によって形成することができる。また
、基板４中にイオン打込みによって不純物を打込むこと
によって形成することもできる。
導体領域１０が設けである。ＭＥＳＦＥＴ等の半導体素
子のα線などにより発生したキャリアによるソフトエラ
ー及びバックゲート効果を抑制するためである。前記半
導体領域１０は、シリコン等のｎ型不純物を１０１７〜
１０”［ａｔ ｏ ｍ ｓ ／ａＩ〕程度含有している
。基板４表面からの深さは、０．２〜１〔μｍ］程度で
ある。すなわち、ＭＥＳＦＥＴに近接した深さに設けで
ある。半導体領域１０の上にさらに基板４の一部である
半絶縁層を設け、この半絶縁層にＭＥＳＦＥＴ等の半導
体素子を設けることによって、半導体素子間の分離を容
易に行うためである。前記ｎ＋型半導体領域１０は、エ
ピタキシャル成長によって形成することができる。また
、基板４中にイオン打込みによって不純物を打込むこと
によって形成することもできる。
半導体領域１０を設けたことによって、アルファ線等に
よって発生したキャリアがＭＥＳＦＥＴの半導体領域１
．２中に入込むのを防止することができる、半導体領域
１０がバリアとなるからである。このため、ソフトエラ
ーを防止できる。すなわち、半導体装置の信頼性が向上
する。
よって発生したキャリアがＭＥＳＦＥＴの半導体領域１
．２中に入込むのを防止することができる、半導体領域
１０がバリアとなるからである。このため、ソフトエラ
ーを防止できる。すなわち、半導体装置の信頼性が向上
する。
一方、前記ｎ＋型半導体領域１０は、基板４の周辺にお
いて露出しており、この露出した部分に配線６Ａが被着
している。半導体領域１０に定電位を印加するためであ
る。定電位としては、電源電位Ｖｃｃ、例えば５ ［Ｖ
］ 、又は接地電位ＶｓＳ１例えばＯ［Ｖ］を印加すれ
ばよい。しかし、半導体領域１０に印加する定電位を前
記のように、Ｖｃｅレベル、Ｖｓｓレベルに限定する必
要はない。Ｖｃｅレベルより高電位でもよく、またｖ３
Ｓレベルより負電位でもよい、さらに、Ｖｃｅレベルと
Ｖｓｓレベルとの中間レベルでもよい０本実施例では、
ポンディングパッド７を通して、半導体領域１０に定電
位を印加している。また、基板４の周辺において、前記
のように半導体領域１０を露出させるため、その露出し
た部分の上に設けであるべき基板４の周辺は、エツチン
グによって除去しである。
いて露出しており、この露出した部分に配線６Ａが被着
している。半導体領域１０に定電位を印加するためであ
る。定電位としては、電源電位Ｖｃｃ、例えば５ ［Ｖ
］ 、又は接地電位ＶｓＳ１例えばＯ［Ｖ］を印加すれ
ばよい。しかし、半導体領域１０に印加する定電位を前
記のように、Ｖｃｅレベル、Ｖｓｓレベルに限定する必
要はない。Ｖｃｅレベルより高電位でもよく、またｖ３
Ｓレベルより負電位でもよい、さらに、Ｖｃｅレベルと
Ｖｓｓレベルとの中間レベルでもよい０本実施例では、
ポンディングパッド７を通して、半導体領域１０に定電
位を印加している。また、基板４の周辺において、前記
のように半導体領域１０を露出させるため、その露出し
た部分の上に設けであるべき基板４の周辺は、エツチン
グによって除去しである。
前記のように、基板４中に設けた半導体領域ｌＯに定電
位を印加することによって、ＭＥＳＦＥＴに近接した配
線６ＢからＭＥＳＦＥＴに延びる電気力線が低減する。
位を印加することによって、ＭＥＳＦＥＴに近接した配
線６ＢからＭＥＳＦＥＴに延びる電気力線が低減する。
前記配置１６Ｂから延びる電気力線が、半導体領域１０
で終端するようになるからである。このため、前記ＭＥ
ＳＦＥＴに近接した配線６Ｂに流れる電流によってその
ＭＥＳＦＥＴのドレイン電流が変動するバックゲート効
果を抑制することができる。すなわち、ＭＥＳＦＥＴの
電気的特性が向上する。
で終端するようになるからである。このため、前記ＭＥ
ＳＦＥＴに近接した配線６Ｂに流れる電流によってその
ＭＥＳＦＥＴのドレイン電流が変動するバックゲート効
果を抑制することができる。すなわち、ＭＥＳＦＥＴの
電気的特性が向上する。
なお、ｎ＋型半導体領域ｌＯは、導電体として使用して
いるものであるため、導電型には限定されない、したが
って、ｐ型であってもよい、ｐ型にするには、マグネシ
ュウム（Ｍｇ）等のＰ型不純物を打込めばよい、さらに
、基板４上にｐ型エピタキシャル層を形成してもよい。
いるものであるため、導電型には限定されない、したが
って、ｐ型であってもよい、ｐ型にするには、マグネシ
ュウム（Ｍｇ）等のＰ型不純物を打込めばよい、さらに
、基板４上にｐ型エピタキシャル層を形成してもよい。
［実施例■コ
第４図は実施例■のＭＥＳＦＥＴの平面図、第５図は第
４図のＡ−Ａ切断線における断面図、第６図は第４図の
Ｂ−Ｂ切断線における断面図である。なお、第４図は構
成を見易くするために、導′Ｈ，層間の絶縁膜を図示し
ていない。
４図のＡ−Ａ切断線における断面図、第６図は第４図の
Ｂ−Ｂ切断線における断面図である。なお、第４図は構
成を見易くするために、導′Ｈ，層間の絶縁膜を図示し
ていない。
実施例■は、第４図乃至第６図に示したように。
基板４の表面にＰ＋型半導体領域１１を設け、このＰ＋
型半導体領域１１にＭＥＳＦＥＴ等の半導体素子を構成
する。前記ｐ“型半導体領域１１が少数キャリアのバリ
アとなり、またバックゲート効果を抑制する。Ｐ＋型半
導体領域１１は、１０” 〜１０’ ＠［ａ ｔ ｏｍ
ｓ／ｃｄコ程度のマグネシュウム等のＰ型不°純物を含
有している。すなわち、導電体である。表面から底まで
の深さは、１［μｍ］程度である。前記Ｐ型不純物は、
イオン打込みによって導入しである。したがって、Ｐ＋
型半導体領域１１は、容易に形成される。
型半導体領域１１にＭＥＳＦＥＴ等の半導体素子を構成
する。前記ｐ“型半導体領域１１が少数キャリアのバリ
アとなり、またバックゲート効果を抑制する。Ｐ＋型半
導体領域１１は、１０” 〜１０’ ＠［ａ ｔ ｏｍ
ｓ／ｃｄコ程度のマグネシュウム等のＰ型不°純物を含
有している。すなわち、導電体である。表面から底まで
の深さは、１［μｍ］程度である。前記Ｐ型不純物は、
イオン打込みによって導入しである。したがって、Ｐ＋
型半導体領域１１は、容易に形成される。
一方、本実施例の電極５及び配線６は、絶縁膜８上に延
在している。電極５とＭＥＳＦＥＴのが型半導体領域ｌ
との電気的接続は、接続孔１２を通して行っている。ま
た、Ｐ＋型半導体領域１１にもｉＩ！極５Ｂを形成し、
接続孔１２を通して配線６を接続し、定電位を印加して
いる。印加する電位は、実施例Ｉと同様でよい、前記電
極５Ａは真空蒸着法により順次、金とゲルマニウム合金
層。
在している。電極５とＭＥＳＦＥＴのが型半導体領域ｌ
との電気的接続は、接続孔１２を通して行っている。ま
た、Ｐ＋型半導体領域１１にもｉＩ！極５Ｂを形成し、
接続孔１２を通して配線６を接続し、定電位を印加して
いる。印加する電位は、実施例Ｉと同様でよい、前記電
極５Ａは真空蒸着法により順次、金とゲルマニウム合金
層。
ニッケル層、金層を積層した後、リフトオフ法によりパ
ターニングする。電極５Ｂは金と亜鉛との合金層を同様
の方法で形成する。配線６は、オーミック接続とするた
めスパッタによって基板４上に順次、モリブデン層、金
層、モリブデン層を積層した後、それらをドライエツチ
ングによってパターニングして形成している。
ターニングする。電極５Ｂは金と亜鉛との合金層を同様
の方法で形成する。配線６は、オーミック接続とするた
めスパッタによって基板４上に順次、モリブデン層、金
層、モリブデン層を積層した後、それらをドライエツチ
ングによってパターニングして形成している。
以上、構成の説明から容易に理解できるように、本実施
例でも実施例Ｉと同様に、少数キャリアによるＭＥＳＦ
ＥＴのソフトエラーを防止することができる。また、バ
ックゲート効果によるドレイン電流の変動を防止してＭ
ＥＳＦＥＴの電気的特性を向上できる。
例でも実施例Ｉと同様に、少数キャリアによるＭＥＳＦ
ＥＴのソフトエラーを防止することができる。また、バ
ックゲート効果によるドレイン電流の変動を防止してＭ
ＥＳＦＥＴの電気的特性を向上できる。
なお、Ｐ＋型半導体領域１１をＭＥＳＦＥＴの下部にの
み設けたが、これに限定されない、すなわち、Ｐ＋型半
導体領域１１を基板４の全表面に設けてもよい、また、
Ｐ＋型半導体領域１１への定電位の印加は、接続孔１２
を通した配線６によって行っているが、これに限定され
ない、実施例Ｉと同様に、Ｐ＋型半導体領域１１を基板
４の周辺にまで形成し、その周辺部のＰ＋型半導体領域
１１を露出させ、この露出したｐ”型半導体領域１１に
配線６あるいはポンディングパッド７を被着させてもよ
い。
み設けたが、これに限定されない、すなわち、Ｐ＋型半
導体領域１１を基板４の全表面に設けてもよい、また、
Ｐ＋型半導体領域１１への定電位の印加は、接続孔１２
を通した配線６によって行っているが、これに限定され
ない、実施例Ｉと同様に、Ｐ＋型半導体領域１１を基板
４の周辺にまで形成し、その周辺部のＰ＋型半導体領域
１１を露出させ、この露出したｐ”型半導体領域１１に
配線６あるいはポンディングパッド７を被着させてもよ
い。
［効果］
、 本願によって開示された新規な技術によれば、次
の効果を得ることができる。
の効果を得ることができる。
（１）、半絶縁性基板のＭＥＳＦＥＴ等の半導体素子の
下に半導体領域からなる導体層を設けたことにより、そ
の導体層が基板中に外部から侵入したα線などにより発
生したキャリアのバリアとなるので、前記半導体素子に
キャリアが入込むことによるソフトエラーを防止するこ
とができる。
下に半導体領域からなる導体層を設けたことにより、そ
の導体層が基板中に外部から侵入したα線などにより発
生したキャリアのバリアとなるので、前記半導体素子に
キャリアが入込むことによるソフトエラーを防止するこ
とができる。
（２）、前記（１）により、半導体装置の信頼性を向上
することができる。
することができる。
（３）、前記（１）の半導体領域からなる導体層に定電
位を印加したことにより、ＭＥＳＦＥＴ等の半導体素子
に近接した配線による前記半導体素子のバックゲート効
果を抑制したので、半導体素子の電気的特性を向上する
ことができる。
位を印加したことにより、ＭＥＳＦＥＴ等の半導体素子
に近接した配線による前記半導体素子のバックゲート効
果を抑制したので、半導体素子の電気的特性を向上する
ことができる。
（４）、前記（３）により、半導体装置の電気的信頼性
を向上することができる。
を向上することができる。
以上、本発明を実施例にもとすき具体的に説明したが１
本発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変形可能であることは
いうまでもない。
本発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変形可能であることは
いうまでもない。
例えば、本発明はｐ型ＭＥＳＦＥＴに適用可能である。
実施例Ｉにおいて、バリアとして設けたｎ＋型半導体領
域は、ＭＥＳＦＥＴの導電型に左右されないからである
。一方、実施例■において。
域は、ＭＥＳＦＥＴの導電型に左右されないからである
。一方、実施例■において。
バリアとして設けたｐ＋型半導体領域に換えて、ｎ＋型
半導体領域を設ければよい。すなわち、ＭＥＳＦＥＴと
反対導電型の半導体領域を設ければよい。
半導体領域を設ければよい。すなわち、ＭＥＳＦＥＴと
反対導電型の半導体領域を設ければよい。
第１図は実施例１のＭＥＳＦＥＴの平面図、第２図は第
１図のＡ−Ａ切断線における断面図、第３図は第１図の
Ｂ−Ｂ切断線における断面図である。 第４図は実施例■のＭＥＳＦＥＴの断面図、第５図は第
４図のＡ−Ａ切断線にお刑る断面図、第６図は第４図の
Ｂ−Ｂ切断線における断面図である。 １．２．１０．１１・・・半導体領域、３・・・ゲート
電極、４・・・基板、５．６（６Ａ、６Ｂ）・・・配線
、７・・・パッド、８．９・・・保護膜、１２・・・接
続孔。
１図のＡ−Ａ切断線における断面図、第３図は第１図の
Ｂ−Ｂ切断線における断面図である。 第４図は実施例■のＭＥＳＦＥＴの断面図、第５図は第
４図のＡ−Ａ切断線にお刑る断面図、第６図は第４図の
Ｂ−Ｂ切断線における断面図である。 １．２．１０．１１・・・半導体領域、３・・・ゲート
電極、４・・・基板、５．６（６Ａ、６Ｂ）・・・配線
、７・・・パッド、８．９・・・保護膜、１２・・・接
続孔。
Claims (1)
- 【特許請求の範囲】 １、半絶縁性基板の複数の半導体素子の下に導体層を設
けたことを特徴とする半導体装置。 ２、前記半絶縁性基板の半導体素子の下の導体層は、不
純物を含有するエピタキシャル層またはイオン打込みで
不純物を導入してなる半導体層であることを特徴とする
特許請求の範囲第１項記載の半導体装置。 ３、前記半絶縁性基板の半導体素子の下の導体層に定電
位を印加することを特徴とする特許請求の範囲第１項記
載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20420885A JPS6265376A (ja) | 1985-09-18 | 1985-09-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20420885A JPS6265376A (ja) | 1985-09-18 | 1985-09-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6265376A true JPS6265376A (ja) | 1987-03-24 |
Family
ID=16486620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20420885A Pending JPS6265376A (ja) | 1985-09-18 | 1985-09-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6265376A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63245607A (ja) * | 1987-03-31 | 1988-10-12 | 株式会社クボタ | 水田用作業車 |
-
1985
- 1985-09-18 JP JP20420885A patent/JPS6265376A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63245607A (ja) * | 1987-03-31 | 1988-10-12 | 株式会社クボタ | 水田用作業車 |
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