JPS6273776A - 接合型電界効果トランジスタの製造方法 - Google Patents
接合型電界効果トランジスタの製造方法Info
- Publication number
- JPS6273776A JPS6273776A JP60215345A JP21534585A JPS6273776A JP S6273776 A JPS6273776 A JP S6273776A JP 60215345 A JP60215345 A JP 60215345A JP 21534585 A JP21534585 A JP 21534585A JP S6273776 A JPS6273776 A JP S6273776A
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- Japan
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- dielectric film
- opening
- effect transistor
- field effect
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- Pending
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、数１００ Ｍｂ ／ｓ −Ｇｂ／ｓＯ周波
数帯域で利用される高速の接合型電界効果トランジスタ
の製造方法に関する。
数帯域で利用される高速の接合型電界効果トランジスタ
の製造方法に関する。
第２図は従来より行われてきた接合型電界効果トランジ
スタ（以下Ｊ−ＦＥＴと略記する）の製造方法を示し友
ものである（テクニカル・ダイジェスト・アイ・オーψ
オーＯシ’８３トーキ薯（Ｔｅｃｈｎｉｃａｌ Ｄｉｇ
ｅｓｔ Ｉα疋’８３（Ｔｏｋｙｏ）、２８Ｂ４−３．
１８６ （１９８３））、 Ｉｎｏ、５３Ｑ１ｏ、、
ｕ Ａｓ １，１チャネル層とじ几ものであシ、半絶縁
性ＬｎＰ基板２１の上にｎ型Ｉ ｎ ｏ、５ａＧａｏ、
４７Ａｓ層２２を形成（（傾り友後誘電体膜２３全形成
し、これを拡散マスクとしてＰ型領斌２４を形成する（
Φ））。次にゲート電極２５ｅＰ型領域２４の上に形成
し、更にソース電極２６及びドレイン電極２７を設ける
（（Ｃ））。
スタ（以下Ｊ−ＦＥＴと略記する）の製造方法を示し友
ものである（テクニカル・ダイジェスト・アイ・オーψ
オーＯシ’８３トーキ薯（Ｔｅｃｈｎｉｃａｌ Ｄｉｇ
ｅｓｔ Ｉα疋’８３（Ｔｏｋｙｏ）、２８Ｂ４−３．
１８６ （１９８３））、 Ｉｎｏ、５３Ｑ１ｏ、、
ｕ Ａｓ １，１チャネル層とじ几ものであシ、半絶縁
性ＬｎＰ基板２１の上にｎ型Ｉ ｎ ｏ、５ａＧａｏ、
４７Ａｓ層２２を形成（（傾り友後誘電体膜２３全形成
し、これを拡散マスクとしてＰ型領斌２４を形成する（
Φ））。次にゲート電極２５ｅＰ型領域２４の上に形成
し、更にソース電極２６及びドレイン電極２７を設ける
（（Ｃ））。
Ｊ、ＦＥＴのゲートストライプ上に金属配線を施すこと
は熱雑音の増加を抑える点で重要である。
は熱雑音の増加を抑える点で重要である。
ここでｋはボルツマン定数、ＴｌＩ′ｉ絶対温度、Δｆ
は周波数帯域、Ｃｉは入力容量、 ｇｍは相互コンダ
クタンスである・αは雑音定数で α：α６ ＋ｇｍ ｓ Ｒｇ ・・−・・・す・・
・・・・・・・・◆＋−・（２）と表わせられる。■式
に於いてαＯは定数で、０，７〜１の値をとる。
は周波数帯域、Ｃｉは入力容量、 ｇｍは相互コンダ
クタンスである・αは雑音定数で α：α６ ＋ｇｍ ｓ Ｒｇ ・・−・・・す・・
・・・・・・・・◆＋−・（２）と表わせられる。■式
に於いてαＯは定数で、０，７〜１の値をとる。
Ｒｇはゲートストライプの直列抵抗で
で示される。０）式においてＷとＬはそれぞれゲート幅
とゲート長であり、又ρ＄はゲートのシート抵抗である
。拡散のみでゲート上形成し九とするとρＳ〜２にΩ／
ｓｇとなる。Ｗ−３００μ劃Ｌ＝１μ情とすると＊ Ｒ
ｇ＝８６ＫＯとなシ、ｇｍ ＝ １０ ｍｓとすると■
式右辺の第二項の値は８６０ となるのでαの値はα０
に比べて太きくなｐＪ−ＦＥＴＯ熱雑音は非゛常に増大
する。従ってゲート上に金属配線を施すことは低雑音化
を図るときに重要な点となる。
とゲート長であり、又ρ＄はゲートのシート抵抗である
。拡散のみでゲート上形成し九とするとρＳ〜２にΩ／
ｓｇとなる。Ｗ−３００μ劃Ｌ＝１μ情とすると＊ Ｒ
ｇ＝８６ＫＯとなシ、ｇｍ ＝ １０ ｍｓとすると■
式右辺の第二項の値は８６０ となるのでαの値はα０
に比べて太きくなｐＪ−ＦＥＴＯ熱雑音は非゛常に増大
する。従ってゲート上に金属配線を施すことは低雑音化
を図るときに重要な点となる。
ところがゲート長は高速ＦＥＴでは一般的に数μ慣と幅
が狭いために第２図のような手順で不純物拡散領域にゲ
ート配線を行なうことは厳しい目合わせが要るために非
常に困難となる。
が狭いために第２図のような手順で不純物拡散領域にゲ
ート配線を行なうことは厳しい目合わせが要るために非
常に困難となる。
本発明の目的は上記欠点を除去しゲートに自己整合的に
電極全形成することができるＪ−ＦＥＴの製造方法を提
供することである。
電極全形成することができるＪ−ＦＥＴの製造方法を提
供することである。
前述の問題点全解決するｔめに本発明のＪ−ＦＥＴの製
造方法は、半導体表面に第１の誘電体膜と、この第１の
誘電体膜に比べて小さな化学エツチング速度及び同等の
リアクティブイオンエッチング（以下几ＩＥと略記する
）速度？有する第２の誘電体膜を順次付着せしめる工程
と、第２の誘電体膜上に設は九フォトレジストをマスク
としてＲＩＥによシ第２及び第１０訪電体膜のみを選択
的に除去して開口部を設ける工程と、フォトレジストｔ
−除去した後開口部を通して半導体表面に不純物を拡散
する工程と、化学エッチングにより開口部における第１
の誘電体膜にアンダーカット金族す工程と、アンダーカ
ットによって生じた第２の誘電体膜の廂全利用して自己
整合的に開口部のみにゲート電極を形成する工程と金含
むことを特徴とする。
造方法は、半導体表面に第１の誘電体膜と、この第１の
誘電体膜に比べて小さな化学エツチング速度及び同等の
リアクティブイオンエッチング（以下几ＩＥと略記する
）速度？有する第２の誘電体膜を順次付着せしめる工程
と、第２の誘電体膜上に設は九フォトレジストをマスク
としてＲＩＥによシ第２及び第１０訪電体膜のみを選択
的に除去して開口部を設ける工程と、フォトレジストｔ
−除去した後開口部を通して半導体表面に不純物を拡散
する工程と、化学エッチングにより開口部における第１
の誘電体膜にアンダーカット金族す工程と、アンダーカ
ットによって生じた第２の誘電体膜の廂全利用して自己
整合的に開口部のみにゲート電極を形成する工程と金含
むことを特徴とする。
ＲＩＥ速度に大きな差はないものの、化学エツチング速
度の大きな第１の誘電体膜と化学エツチング速度の小さ
な第２の誘電体膜とを順次積層して得られた２層膜にＲ
ＩＥにより開口を設けてからゲート領域形成のための不
純物拡散を行い、その後化学エツチング速度の差を利用
して第２の誘電体膜に廂を設けてからゲート電極用金属
膜を付着させているので、不純物拡散領域に自己整合的
にゲート電極を形成できるため、従来法に比べて細かな
目合せが不要となシ、製造歩留り全格段に向上させるこ
とが可能となる。
度の大きな第１の誘電体膜と化学エツチング速度の小さ
な第２の誘電体膜とを順次積層して得られた２層膜にＲ
ＩＥにより開口を設けてからゲート領域形成のための不
純物拡散を行い、その後化学エツチング速度の差を利用
して第２の誘電体膜に廂を設けてからゲート電極用金属
膜を付着させているので、不純物拡散領域に自己整合的
にゲート電極を形成できるため、従来法に比べて細かな
目合せが不要となシ、製造歩留り全格段に向上させるこ
とが可能となる。
第１図は本発明の一実施例を示したものであり、移動度
が高いＩｎｏ、５ｓＧａｏ、４７Ａｓ層をチャネルとし
たＪ、ＦＥＴの製造方法を示しである。先ず（ａ）図の
ように、半絶縁性ＩｎＰ基板１１上にｎ型工ｎｏ、５ｓ
Ｇａ ０．４７ＡＳ層１２をエピタキシャル成長させる
。この時層厚は２ＪＩｍ、キャリア濃度はｎ〜５×１０
ｙＲ程度とする。次に（ｂ）図に示すように、ｎ型Ｉ
ｎｏ、ｓ３Ｑ ａｏ、４７ＡＳ層１２０表面に厚さ０．
２μ鴨程度の第２の誘電体膜１４金順次付着せしめてか
らフォトレジスト全マスクとする几ＩＥによｐＰ型不純
物拡散用の開口を設け、続いてフォトレジスト’を除去
後Ｃｄ３Ｐ、ソースを用いてＣｄ全５８０℃で２０分間
程度拡散する。この時Ｐｎ接合深さは約１μ憔 となる
。なお第１の誘電体膜１３としては常圧の熱ＣＶＤ法（
３５０℃加熱）により形成した８ｉ０，２やＰＳＧ膜、
第２の誘電体膜１４としてはプラズマＣＶＤ法（３００
℃加熱）によシ形成したＳｉＮ 膜等が用いられるが、
この場合５ｔ０２及びＰＳＧ膜は、ＳｉＮｇｌに対しＨ
Ｆ’及びＮＨ４Ｆの水溶液（バッファードフッ酸）Ｋ対
するエツチング速度が１桁程度大きい一方で、ＣＦ４ガ
スを用い几ＲＬＥ速度はほぼ等しい。またＣＦ４ガスに
よっては、ｎ型Ｉｎｏ、５ａＧａｏ、４７人８層１２は
殆んどエツチングされない。まｔここでは不純物拡散に
ｃｄを用いｔ例を示したがＺｎを用いることも可能であ
る。
が高いＩｎｏ、５ｓＧａｏ、４７Ａｓ層をチャネルとし
たＪ、ＦＥＴの製造方法を示しである。先ず（ａ）図の
ように、半絶縁性ＩｎＰ基板１１上にｎ型工ｎｏ、５ｓ
Ｇａ ０．４７ＡＳ層１２をエピタキシャル成長させる
。この時層厚は２ＪＩｍ、キャリア濃度はｎ〜５×１０
ｙＲ程度とする。次に（ｂ）図に示すように、ｎ型Ｉ
ｎｏ、ｓ３Ｑ ａｏ、４７ＡＳ層１２０表面に厚さ０．
２μ鴨程度の第２の誘電体膜１４金順次付着せしめてか
らフォトレジスト全マスクとする几ＩＥによｐＰ型不純
物拡散用の開口を設け、続いてフォトレジスト’を除去
後Ｃｄ３Ｐ、ソースを用いてＣｄ全５８０℃で２０分間
程度拡散する。この時Ｐｎ接合深さは約１μ憔 となる
。なお第１の誘電体膜１３としては常圧の熱ＣＶＤ法（
３５０℃加熱）により形成した８ｉ０，２やＰＳＧ膜、
第２の誘電体膜１４としてはプラズマＣＶＤ法（３００
℃加熱）によシ形成したＳｉＮ 膜等が用いられるが、
この場合５ｔ０２及びＰＳＧ膜は、ＳｉＮｇｌに対しＨ
Ｆ’及びＮＨ４Ｆの水溶液（バッファードフッ酸）Ｋ対
するエツチング速度が１桁程度大きい一方で、ＣＦ４ガ
スを用い几ＲＬＥ速度はほぼ等しい。またＣＦ４ガスに
よっては、ｎ型Ｉｎｏ、５ａＧａｏ、４７人８層１２は
殆んどエツチングされない。まｔここでは不純物拡散に
ｃｄを用いｔ例を示したがＺｎを用いることも可能であ
る。
次に（Ｃ）図に示すようにバッフアートフッ酸によるエ
ッチングによりネ続物拡散用の開口部における第１の誘
電体膜１３に１μｍ程度のアンダーカッ）ｋ施し第２の
誘電体ＭＡ１４の廂全設けた後、Ｐ型領域１５の表面に
自己整合的にＡｕＺｎ等よ形成る金属膜全付着させてか
ら熱処理してゲート電極１６を形成する。最後に（ｄ）
図のようにＨＦ水溶液（フッ酸）を用いて第１の誘電体
膜１３及び第２の誘電体膜１４を除去してから、フォト
レジストを用い几リフトオフ法により人ｕＧｅＮｉ 等
の金属膜をバターニングし、その後熱処理全行ってソー
ス電極１７及びドレイン電極１８に設は製造工程全終了
する。
ッチングによりネ続物拡散用の開口部における第１の誘
電体膜１３に１μｍ程度のアンダーカッ）ｋ施し第２の
誘電体ＭＡ１４の廂全設けた後、Ｐ型領域１５の表面に
自己整合的にＡｕＺｎ等よ形成る金属膜全付着させてか
ら熱処理してゲート電極１６を形成する。最後に（ｄ）
図のようにＨＦ水溶液（フッ酸）を用いて第１の誘電体
膜１３及び第２の誘電体膜１４を除去してから、フォト
レジストを用い几リフトオフ法により人ｕＧｅＮｉ 等
の金属膜をバターニングし、その後熱処理全行ってソー
ス電極１７及びドレイン電極１８に設は製造工程全終了
する。
以上の様に、本発明を用いるならば、・丁・ＦＥＴの製
造において不純物拡散領域に自己整合的にゲート電極を
形成できる几めに、従来法に比べて細かな目合せが不要
とｆ！、、Ｃ，製造歩留りを格段に向上させることが可
能となる。
造において不純物拡散領域に自己整合的にゲート電極を
形成できる几めに、従来法に比べて細かな目合せが不要
とｆ！、、Ｃ，製造歩留りを格段に向上させることが可
能となる。
第１図（ａ）〜（ψは本発明に基づ（Ｊ、ＦＥＴの製造
方法の一実施例を示す工程図、第２図（ａ）〜（Ｃ）は
従来例の工程図を示す。 １１ 、 ２１−−−−−・中絶・謙性ＩｎＰ基板、１
．２．２２・・・・・・ｎ型ＩＸ１ ｏ、５ｉＱａｏ、
４γＡｓ層、１３・・・・・・第１の誘電体膜、１４・
・・・・・第２の誘電体膜、１５．２４・・・・・・Ｐ
型領域、１６．２５・・・・・・ゲート電極、１７．２
６・・・・・・ソース電極、１８．２７・・・・・・ド
レイン電極、２３・・・・・・誘電体膜。 代理人 弁理士 内 原 罠 Ｈノ ゝ−５−一一一・ 早１記 辛Ｚ□□□
方法の一実施例を示す工程図、第２図（ａ）〜（Ｃ）は
従来例の工程図を示す。 １１ 、 ２１−−−−−・中絶・謙性ＩｎＰ基板、１
．２．２２・・・・・・ｎ型ＩＸ１ ｏ、５ｉＱａｏ、
４γＡｓ層、１３・・・・・・第１の誘電体膜、１４・
・・・・・第２の誘電体膜、１５．２４・・・・・・Ｐ
型領域、１６．２５・・・・・・ゲート電極、１７．２
６・・・・・・ソース電極、１８．２７・・・・・・ド
レイン電極、２３・・・・・・誘電体膜。 代理人 弁理士 内 原 罠 Ｈノ ゝ−５−一一一・ 早１記 辛Ｚ□□□
Claims (1)
- 半導体表面に第１の誘電体膜と該第１の誘電体膜に比べ
て小さな化学エッチング速度及び同等のリアクティブイ
オンエッチング速度を有する第２の誘電体膜を順次付着
せしめる工程と、該第２の誘電体膜上に設けたフォトレ
ジストをマスクとしてリアクティブイオンエッチングに
より前記第２及び第１の誘電体膜のみを選択的に除去し
て開口部を設ける工程と、前記フォトレジストを除去し
た後前記開口部を通して前記半導体表面に不純物を拡散
する工程と、化学エッチングにより前記開口部における
前記第１の誘電体膜にアンダーカットを施す工程と、該
アンダーカットによって生じた前記第２の誘電体膜の廂
を利用して自己整合的に前記開口部のみにゲート電極を
形成する工程とを含むことを特徴とする接合型電界効果
トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60215345A JPS6273776A (ja) | 1985-09-27 | 1985-09-27 | 接合型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60215345A JPS6273776A (ja) | 1985-09-27 | 1985-09-27 | 接合型電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6273776A true JPS6273776A (ja) | 1987-04-04 |
Family
ID=16670760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60215345A Pending JPS6273776A (ja) | 1985-09-27 | 1985-09-27 | 接合型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6273776A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014507803A (ja) * | 2011-01-31 | 2014-03-27 | エフィシエント パワー コンヴァーション コーポレーション | ＧａＮトランジスタのイオン注入されたセルフアラインゲート構造 |
-
1985
- 1985-09-27 JP JP60215345A patent/JPS6273776A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014507803A (ja) * | 2011-01-31 | 2014-03-27 | エフィシエント パワー コンヴァーション コーポレーション | ＧａＮトランジスタのイオン注入されたセルフアラインゲート構造 |
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