JPS635573A - 接合型電界効果トランジスタの製造方法 - Google Patents
接合型電界効果トランジスタの製造方法Info
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- JPS635573A JPS635573A JP15037586A JP15037586A JPS635573A JP S635573 A JPS635573 A JP S635573A JP 15037586 A JP15037586 A JP 15037586A JP 15037586 A JP15037586 A JP 15037586A JP S635573 A JPS635573 A JP S635573A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は数１００Ｍｂ／ｓ〜Ｇｂ／ａの周波数帯域で
利用される高速の接合型電界効果トランジスタの製造方
法に関する。
利用される高速の接合型電界効果トランジスタの製造方
法に関する。
従来工り行わｎてき九接合型電界効果トランジスタ（以
下Ｊ＠ＦＥＴと略記する）の製造方法として、第２図（
ω〜（Ｃ）に示し九ものがある（「テクニカル・ダイジ
ェスト・アイ・オー・オー−シー゛′８３ トーキｗ
（Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ １００Ｃ’
８３（Ｔｏｋｙｏ） Ｊ 、 ２８Ｂ４−３ 、１８
６ （１９８３）参照）。このＪＦＥＴの製造方法は、
Ｉｎ＠４ｓＧａｏ、４ｙＡａ ｔ−チャネル層とし
次もので１）Ｄ１第２図（（転）のように半絶縁性Ｉｎ
Ｐ基板１１の上にｎ型Ｉｎ６４ｓ Ｇａｃｂ４ｙＡｓＪ
１１２ ｋ形成した後、第２図６）のように、誘電体膜
２０ｔ−形成し、こｆ′Ｌｔ１″拡散マスクとしてＰ型
領域１６を形成する。次に、第２図（ｃ）の工うに、ゲ
ート電極２ ｌ ｋＰ型領領域１６上に形成し、更にソ
ース電極２２及びドレイン電極２７ｔ−設けている。
下Ｊ＠ＦＥＴと略記する）の製造方法として、第２図（
ω〜（Ｃ）に示し九ものがある（「テクニカル・ダイジ
ェスト・アイ・オー・オー−シー゛′８３ トーキｗ
（Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ １００Ｃ’
８３（Ｔｏｋｙｏ） Ｊ 、 ２８Ｂ４−３ 、１８
６ （１９８３）参照）。このＪＦＥＴの製造方法は、
Ｉｎ＠４ｓＧａｏ、４ｙＡａ ｔ−チャネル層とし
次もので１）Ｄ１第２図（（転）のように半絶縁性Ｉｎ
Ｐ基板１１の上にｎ型Ｉｎ６４ｓ Ｇａｃｂ４ｙＡｓＪ
１１２ ｋ形成した後、第２図６）のように、誘電体膜
２０ｔ−形成し、こｆ′Ｌｔ１″拡散マスクとしてＰ型
領域１６を形成する。次に、第２図（ｃ）の工うに、ゲ
ート電極２ ｌ ｋＰ型領領域１６上に形成し、更にソ
ース電極２２及びドレイン電極２７ｔ−設けている。
−般に、Ｊ−ＦＥＴのゲートストライプ上に金属配ａｔ
−施すことは熱雑音の増加を抑える点で重要である。こ
のＪ−ＦＥＴの入力換算等価雑音電流（ｉｎ”）は次式
で与えられる。
−施すことは熱雑音の増加を抑える点で重要である。こ
のＪ−ＦＥＴの入力換算等価雑音電流（ｉｎ”）は次式
で与えられる。
ここでｋはボルツマン定数、Ｔは絶対温度、Δｆは周波
数帯域、Ｃ１は入力容量、ｇｍは相互コンダクタンスで
あり、αは次式で表わさｎる雑音定数である。
数帯域、Ｃ１は入力容量、ｇｍは相互コンダクタンスで
あり、αは次式で表わさｎる雑音定数である。
ａ＝αｇ＋ｇｍ・Ｒｇ ・・・・−・ （りこの（
２）式においてＣ０は定数で、０．７〜１の値をとる。
２）式においてＣ０は定数で、０．７〜１の値をとる。
ま２．Ｒｇはゲートストライプの直列抵抗で次式で表さ
ｎる。
ｎる。
】 Ｗ
Ｒｇ＝ Ｐｔｓ ・・・・・・・・・（
３）Ｌ この（３）式において、ＷとＬはそｎぞれゲート幅とゲ
ート長であり、又Ｐ８はゲートのシート抵抗である。拡
散のみでゲートを形成したとするとｐｔｔ＝２にΩ／
ｍ ｑとなる。
３）Ｌ この（３）式において、ＷとＬはそｎぞれゲート幅とゲ
ート長であり、又Ｐ８はゲートのシート抵抗である。拡
散のみでゲートを形成したとするとｐｔｔ＝２にΩ／
ｍ ｑとなる。
Ｗ＝３００μｍ、Ｌ＝１μｍとすると、Ｒｇ＝８６にΩ
とな５ ｓ ｇｍ ＝ １０ ｍｓとすると（２）式
右辺の第２項の値は８６０となるので、１の値はＣ６１
１Ｃ比べて大きくな、！７、Ｊ−ＰＥＴの熱雑音が非常
に増大する。
とな５ ｓ ｇｍ ＝ １０ ｍｓとすると（２）式
右辺の第２項の値は８６０となるので、１の値はＣ６１
１Ｃ比べて大きくな、！７、Ｊ−ＰＥＴの熱雑音が非常
に増大する。
従って、ゲート上に金属膜ｌｓを施すことは、低雑音化
を図るときに重要な点となる０ ところが、高速ＦＥＴでに、ゲート長が一般に数μｍと
幅が狭い友めに、第２図（ａ）〜（Ｃ）の工つな手順で
不純物拡散領域にゲート配Ｍｋ行なうことに厳ざ６合わ
せが喪る九めに非常に困難であ一友。
を図るときに重要な点となる０ ところが、高速ＦＥＴでに、ゲート長が一般に数μｍと
幅が狭い友めに、第２図（ａ）〜（Ｃ）の工つな手順で
不純物拡散領域にゲート配Ｍｋ行なうことに厳ざ６合わ
せが喪る九めに非常に困難であ一友。
本発明の目的は、このような問題を解決し、ゲートに自
己整合的に電極を形成するのみならず、ソース及びドレ
イン電極をも自己整合的に形成することのできるＪ ＠
ＦＥＴの製造方法全提供することである０ 〔問題点を解決する迄めの手段〕 本発明のＪ＠ＦＥＴ０裏造方法は裏手方法表面に第１の
誘電体膜と、この第１の誘電体膜に比べて大きな化学エ
ツチング速度及び同等のリアクティブイオンエッチング
（以下ＲＩＥと略記する）速度を有する第２の誘電体膜
と、前記第１の誘電体膜と同一の材料工夛なる第３の誘
電体膜を順次付着せしめる第１の工程と、前記第３の誘
電体膜上に設は危篤１のフォトレジストヲマスクトして
ＲＩＥＫエク前記第３及び第２及び第１の誘電体膜のみ
を選択的に除去して開口部を設ける第２の工程と、前記
第１のフォトレジストヲ除去した後、前記開口部七通し
て半導体表面に不純物全拡散するｊｇ３の工程と、化学
エツチングにエフ前記開口部における前記第２の誘電体
膜にアンダーカットを施すＩｆ、４の工程と、アンダー
カットによって生じた前記第３の誘電体膜の廂全利用し
て自己整合的に開口部のみにゲート′ＩＥ極を形成する
ｊｇ５の工程と、厚膜の第２のフォトレジストを塗布し
て前記開口部を埋め込み平坦な表面を得る第６の工程と
ＷＲ素プラズマ処理にエタ前記第３の誘電体膜上に付着
されたゲート電極用の金属膜の露出するまで前記の７オ
ドレジストを除去する第７の工程と、化学エツチングに
エフこの露出したゲート電極用金属膜を除去する第８の
工種と、化学エツチングにエフ前記第３及び第２の誘電
体膜を除去し九後更に化学エツチングを続け、この第２
の誘電体膜のアンダーカット部分に埋めこまｎ７を前記
第２のフォトレジスト全マスクとして前記第１の誘電体
膜をエツチングする第９の工程と１局部的に残され几前
記第１の誘電体膜及び前記第２の７オトレジス）１−利
用して自己整合的にソース及びドレイン電極を形成する
第１０の工程とを含むことを特徴とする。
己整合的に電極を形成するのみならず、ソース及びドレ
イン電極をも自己整合的に形成することのできるＪ ＠
ＦＥＴの製造方法全提供することである０ 〔問題点を解決する迄めの手段〕 本発明のＪ＠ＦＥＴ０裏造方法は裏手方法表面に第１の
誘電体膜と、この第１の誘電体膜に比べて大きな化学エ
ツチング速度及び同等のリアクティブイオンエッチング
（以下ＲＩＥと略記する）速度を有する第２の誘電体膜
と、前記第１の誘電体膜と同一の材料工夛なる第３の誘
電体膜を順次付着せしめる第１の工程と、前記第３の誘
電体膜上に設は危篤１のフォトレジストヲマスクトして
ＲＩＥＫエク前記第３及び第２及び第１の誘電体膜のみ
を選択的に除去して開口部を設ける第２の工程と、前記
第１のフォトレジストヲ除去した後、前記開口部七通し
て半導体表面に不純物全拡散するｊｇ３の工程と、化学
エツチングにエフ前記開口部における前記第２の誘電体
膜にアンダーカットを施すＩｆ、４の工程と、アンダー
カットによって生じた前記第３の誘電体膜の廂全利用し
て自己整合的に開口部のみにゲート′ＩＥ極を形成する
ｊｇ５の工程と、厚膜の第２のフォトレジストを塗布し
て前記開口部を埋め込み平坦な表面を得る第６の工程と
ＷＲ素プラズマ処理にエタ前記第３の誘電体膜上に付着
されたゲート電極用の金属膜の露出するまで前記の７オ
ドレジストを除去する第７の工程と、化学エツチングに
エフこの露出したゲート電極用金属膜を除去する第８の
工種と、化学エツチングにエフ前記第３及び第２の誘電
体膜を除去し九後更に化学エツチングを続け、この第２
の誘電体膜のアンダーカット部分に埋めこまｎ７を前記
第２のフォトレジスト全マスクとして前記第１の誘電体
膜をエツチングする第９の工程と１局部的に残され几前
記第１の誘電体膜及び前記第２の７オトレジス）１−利
用して自己整合的にソース及びドレイン電極を形成する
第１０の工程とを含むことを特徴とする。
本発明においては、化学エツチング速度の小さな第１及
び第３の誘電体膜と、化学エツチング速度は大きいが、
ＲＩＢ速度は第１及び第３の誘電体膜とほぼ同等な第２
の誘電体膜と順次積層して得られｔ３層膜に対してリア
クティブイオンエツチング（ＲＩＥ）にエフ開口を設け
て、ゲート領域形成の之めの不純物拡散を行い、その後
化学エツチング速度の差を利用して第３の誘電体膜に廂
金設けてからゲート電他用金属膜全付着させているので
、不純物拡散領域に自己整合的にゲート電極を形成でき
る。ま九、その後、厚膜のフォトレジストで開口部を埋
めこみかつ表面を平よ旦化してから、酸素プラズマ処理
して第３の誘電体膜が露出するまでフォトレジストを除
去し、その後化学エツチングを用いて第３の誘電体膜上
のゲート電極用金属膜、第３及びｌＸ２の誘電体膜の除
去し、更には前記第２の誘電体膜の廂部分に埋めこまｎ
几フォトレジストをマスクとする第１の誘電体膜の化学
エツチングを行ってから、ソース及びドレイン電極用金
属膜を付着させているので、ソース及びドレイ／電極上
も自己整合的に形成可能である。こｆＬＫエク従来法に
伴ってい九厳しい目合せ工種が全く不要となり、製造歩
留りｔ格段に向上させることが可能となる。
び第３の誘電体膜と、化学エツチング速度は大きいが、
ＲＩＢ速度は第１及び第３の誘電体膜とほぼ同等な第２
の誘電体膜と順次積層して得られｔ３層膜に対してリア
クティブイオンエツチング（ＲＩＥ）にエフ開口を設け
て、ゲート領域形成の之めの不純物拡散を行い、その後
化学エツチング速度の差を利用して第３の誘電体膜に廂
金設けてからゲート電他用金属膜全付着させているので
、不純物拡散領域に自己整合的にゲート電極を形成でき
る。ま九、その後、厚膜のフォトレジストで開口部を埋
めこみかつ表面を平よ旦化してから、酸素プラズマ処理
して第３の誘電体膜が露出するまでフォトレジストを除
去し、その後化学エツチングを用いて第３の誘電体膜上
のゲート電極用金属膜、第３及びｌＸ２の誘電体膜の除
去し、更には前記第２の誘電体膜の廂部分に埋めこまｎ
几フォトレジストをマスクとする第１の誘電体膜の化学
エツチングを行ってから、ソース及びドレイン電極用金
属膜を付着させているので、ソース及びドレイ／電極上
も自己整合的に形成可能である。こｆＬＫエク従来法に
伴ってい九厳しい目合せ工種が全く不要となり、製造歩
留りｔ格段に向上させることが可能となる。
次に本発明を図面にエフ詳細に説明する。
第１１１（ａ）〜（ト）は本発明の一実施例を工程順に
示し九素子の断面図で、移動電が高いＩｎ・ａｓｓ Ｇ
ｈｏＡｒＡ８層をチャネルとしたＪ・ＦＥＴの製造方法
を示しである。
示し九素子の断面図で、移動電が高いＩｎ・ａｓｓ Ｇ
ｈｏＡｒＡ８層をチャネルとしたＪ・ＦＥＴの製造方法
を示しである。
先ず、第１図（ａ）の工うに、半絶縁性ＩｎＰ基板１１
上にｎ型Ｉｎ＠５ｓＧａａ４７Ａｓ層１２ｔ−エピタキ
シャル成長させる。この時層厚は２μｍ、キャリア濃度
はｎ〜５×１０ ｃＩＮ 程度とする０次に第１図（ｂ
）に示す工うに、ｎ型Ｉｎｔｓｓ Ｇａａｔ？ Ａｓ
Ｎ １２の表面に厚さ０．２μｍ程度の第１の誘電体膜
１３及び厚さ０．２μｍ程度の第２の誘電体膜１４及び
厚さ０、２μｍ程度で第１の誘電体膜１３と同一材料エ
フなる第３の誘電体膜１５’ｔ−順次付着せしめ、次に
フォトレジスト全マスクとしてＲＩＥＫ工５Ｐ型不純物
拡散用の開口金膜け、続いてフォトレジス）Ｔｈ除去後
Ｃｄｓ Ｐｇソース金用いてＣｄ’ｔ５８０℃で２０分
間程度拡散する０この時、Ｐｎ接合深さは約１μｍとな
る。なお第１及び第３の誘電体膜１３及び１５としては
ＳｉＮ膜、第２の誘電体膜としてはＳｉへ膜が用いらｎ
ｌいずｎもプラズマＣＶＤ法（３００℃加熱）にエフ連
続的に改良可能である。この時、５ｌｏｔ膜はＳｉＮ膜
に対し、ＨＦ及びＮＨ４Ｆの水溶液（バッファードック
酸）に対するエツチング速度が一桁程度大きい一方でＣ
Ｆａガスを用い九ＲＩＥ速度はほぼ等しい。まｆｔ Ｃ
Ｆ ａガスによってはｎ型Ｉｎｏｓｓ Ｇａｅ４ｙＡｓ
層１２は殆んどエツチングされない。ｔｘここでは不純
物拡散にＣｄ？用いた例全示し九がＺｎｔｌ−用いるこ
とも可能である。
上にｎ型Ｉｎ＠５ｓＧａａ４７Ａｓ層１２ｔ−エピタキ
シャル成長させる。この時層厚は２μｍ、キャリア濃度
はｎ〜５×１０ ｃＩＮ 程度とする０次に第１図（ｂ
）に示す工うに、ｎ型Ｉｎｔｓｓ Ｇａａｔ？ Ａｓ
Ｎ １２の表面に厚さ０．２μｍ程度の第１の誘電体膜
１３及び厚さ０．２μｍ程度の第２の誘電体膜１４及び
厚さ０、２μｍ程度で第１の誘電体膜１３と同一材料エ
フなる第３の誘電体膜１５’ｔ−順次付着せしめ、次に
フォトレジスト全マスクとしてＲＩＥＫ工５Ｐ型不純物
拡散用の開口金膜け、続いてフォトレジス）Ｔｈ除去後
Ｃｄｓ Ｐｇソース金用いてＣｄ’ｔ５８０℃で２０分
間程度拡散する０この時、Ｐｎ接合深さは約１μｍとな
る。なお第１及び第３の誘電体膜１３及び１５としては
ＳｉＮ膜、第２の誘電体膜としてはＳｉへ膜が用いらｎ
ｌいずｎもプラズマＣＶＤ法（３００℃加熱）にエフ連
続的に改良可能である。この時、５ｌｏｔ膜はＳｉＮ膜
に対し、ＨＦ及びＮＨ４Ｆの水溶液（バッファードック
酸）に対するエツチング速度が一桁程度大きい一方でＣ
Ｆａガスを用い九ＲＩＥ速度はほぼ等しい。まｆｔ Ｃ
Ｆ ａガスによってはｎ型Ｉｎｏｓｓ Ｇａｅ４ｙＡｓ
層１２は殆んどエツチングされない。ｔｘここでは不純
物拡散にＣｄ？用いた例全示し九がＺｎｔｌ−用いるこ
とも可能である。
次に、第１図（Ｃ）に示す様に、バッ７アード７ツ酸に
よるエッチングにより不純物拡散用の開口部における第
２の誘電体膜１４に２μｍ程度のアンダーカットを施し
、第３の誘電体膜１５の廂を設けｔ後％Ｐ型領域１６の
表面に自己整合的にＡｕＺｎ等エク成るゲート電極用金
属膜１７ｔ−付着させる。
よるエッチングにより不純物拡散用の開口部における第
２の誘電体膜１４に２μｍ程度のアンダーカットを施し
、第３の誘電体膜１５の廂を設けｔ後％Ｐ型領域１６の
表面に自己整合的にＡｕＺｎ等エク成るゲート電極用金
属膜１７ｔ−付着させる。
この時、ゲート電極用金属膜１７は第３の誘電体膜１５
の表面にも付着する０次に、第１図（ｄ）に示す様に、
厚さ３〜５μｓ 糧にのフォトレジスト膜１ｓｔ−塗布
することにエフ、開口部の埋めこみと表面の平坦化を行
う。
の表面にも付着する０次に、第１図（ｄ）に示す様に、
厚さ３〜５μｓ 糧にのフォトレジスト膜１ｓｔ−塗布
することにエフ、開口部の埋めこみと表面の平坦化を行
う。
次に、第１図（ｅ）において、酸素プラズマ処理によっ
て第３の誘電体膜１５上に付着し次ゲート電極用金属膜
１７が露出するまでフォトレジスト１８七除去した後、
ＫＩ＋ ｂ系のエッチャントに二り第３の誘電体膜１５
上のゲート電極用金属膜１７を除去する。次に第１図（
ｆ）において、バッフアート７ツ酸にエフ第３の誘電体
膜１５及び第２の誘電体膜１４を除去し九後、更にエツ
チング全続行し、第２の！Ｗ電体膜１４のアンダーカッ
ト部に埋めこまｎてい几フォトレジスト１８をマスクト
シて、第１の誘電体膜１３’５−エツチングしてｎ型Ｉ
ｎ ｏ、ｍ ｓ Ｇａ４．４７ Ａ３層１２ｔ−露出
させる。次に、第１図ωにおいて、ｎ型Ｉｎｏ、５ｓＧ
ａｃＬ４ｙＡｓ層１２表面に自己整合的にＡｕＧｅＮｉ
等工す取るソース及びドレインを極用金属膜１９ｔ−付
着せしめる。最後に第１図（扮において、フォトレジス
）１８ｔ−除去して不要なソース及びドレイン電極用金
属［１９をリフトオフしてから熱処理して合金化を生ぜ
しめ１更に）ゞツファードフツ酸に：り第４の誘電体膜
１３會除去して工程を終了する。
て第３の誘電体膜１５上に付着し次ゲート電極用金属膜
１７が露出するまでフォトレジスト１８七除去した後、
ＫＩ＋ ｂ系のエッチャントに二り第３の誘電体膜１５
上のゲート電極用金属膜１７を除去する。次に第１図（
ｆ）において、バッフアート７ツ酸にエフ第３の誘電体
膜１５及び第２の誘電体膜１４を除去し九後、更にエツ
チング全続行し、第２の！Ｗ電体膜１４のアンダーカッ
ト部に埋めこまｎてい几フォトレジスト１８をマスクト
シて、第１の誘電体膜１３’５−エツチングしてｎ型Ｉ
ｎ ｏ、ｍ ｓ Ｇａ４．４７ Ａ３層１２ｔ−露出
させる。次に、第１図ωにおいて、ｎ型Ｉｎｏ、５ｓＧ
ａｃＬ４ｙＡｓ層１２表面に自己整合的にＡｕＧｅＮｉ
等工す取るソース及びドレインを極用金属膜１９ｔ−付
着せしめる。最後に第１図（扮において、フォトレジス
）１８ｔ−除去して不要なソース及びドレイン電極用金
属［１９をリフトオフしてから熱処理して合金化を生ぜ
しめ１更に）ゞツファードフツ酸に：り第４の誘電体膜
１３會除去して工程を終了する。
以上の説明し危機に、本発明に工ｎば、Ｊ−ＦＩＴの製
造における不純物拡散領域に自己整合的にゲート電極を
形成可能であるのみならず、ソース及びドレイン電極を
も自己整合的に形成できる几めに、従来法で必要とさｆ
Ｌ７２：ＭＢか々目金せが全く不要となり、製造歩留り
を格段に向上させることが可能となる。
造における不純物拡散領域に自己整合的にゲート電極を
形成可能であるのみならず、ソース及びドレイン電極を
も自己整合的に形成できる几めに、従来法で必要とさｆ
Ｌ７２：ＭＢか々目金せが全く不要となり、製造歩留り
を格段に向上させることが可能となる。
第１図（＆）〜（６）は本発明のＪ・ＦＥＴの製造方法
の一実施例を工程順に示す断面図、第２図（ａ）〜（ｃ
）は従来例全工程順に示した断面図である。 １１・・・・・・半絶縁性Ｉｎｐ基板、１２・・・・−
・ｎ型Ｉｎｏ、ｓ ｓＧａ＠、４ｙＡａ層、１３・・・
・・・第１の誘電体膜、１４・・・・・・第２の誘電体
膜、１５・−・・・・ｊｇ３の誘電体膜、１６・・・・
・・Ｐ型領域、１７・・・・・・ゲート電極用金属膜、
１８・・・・・・フォトレジスト、１９−・・・・・ソ
ース及びドレイン電極用金属膜％２０・・・−誘電体膜
、２１−・・−・ゲート電極、２２−・・・・・ソース
電極、２３・−・・・ドレイ／電極。 グ ｙｖｍ
の一実施例を工程順に示す断面図、第２図（ａ）〜（ｃ
）は従来例全工程順に示した断面図である。 １１・・・・・・半絶縁性Ｉｎｐ基板、１２・・・・−
・ｎ型Ｉｎｏ、ｓ ｓＧａ＠、４ｙＡａ層、１３・・・
・・・第１の誘電体膜、１４・・・・・・第２の誘電体
膜、１５・−・・・・ｊｇ３の誘電体膜、１６・・・・
・・Ｐ型領域、１７・・・・・・ゲート電極用金属膜、
１８・・・・・・フォトレジスト、１９−・・・・・ソ
ース及びドレイン電極用金属膜％２０・・・−誘電体膜
、２１−・・−・ゲート電極、２２−・・・・・ソース
電極、２３・−・・・ドレイ／電極。 グ ｙｖｍ
Claims (1)
- 半導体表面に第１の誘電体膜と、この第１の誘電体膜に
比べて大きな化学エッチング速度及び同等のリアクティ
ブイオンエッチング速度を有する第２の誘電体膜と、前
記第１の誘電体膜と同一の材料よりなる第３の誘電体膜
を順次付着せしめる第１の工程と、前記第３の誘電体膜
上に設けた第１のフォトレジストをマスクとしてリアク
ティブイオンエッチングにより前記第３及び第２及び第
１の誘電体膜のみを選択的に除去して開口部を設ける第
２の工程と、前記第１のフォトレジストを除去した後、
前記開口部を通して半導体表面に不純物を拡散する第３
の工程と、化学エッチングにより前記開口部における前
記第２の誘電体膜にアンダーカットを施す第４の工程と
、前記アンダーカットによりて生じた前記第３の誘電体
膜の廂を利用して自己整合的に前記開口部のみにゲート
電極を形成する第５の工程と、厚膜の第２のフォトレジ
ストを塗布して前記開口部の埋め込み平坦な表面を得る
第６の工程と、酸素プラズマ処理により前記第３の誘電
体膜上に付着されたゲート電極用金属膜が露出するまで
前記第２のフォトレジストを除去する第７の工程と、化
学エッチングにより露出した前記ゲート電極用金属膜を
除去する第８の工程と、化学エッチングにより前記第３
及び第２の誘電体膜を除去した後、更にエッチングを続
けてこの第２の誘電体膜のアンダーカット部分に埋めこ
まれた前記第２のフォトレジストをマスクとして前記第
１の誘電体膜をエッチングする第９の工程と、局部的に
残された前記第１の誘電体膜及び前記のフォトレジスト
を利用して自己整合的にソース及びドレイン電極を形成
する第１０の工程とを含むことを特徴とする接合型電界
効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15037586A JPS635573A (ja) | 1986-06-25 | 1986-06-25 | 接合型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15037586A JPS635573A (ja) | 1986-06-25 | 1986-06-25 | 接合型電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS635573A true JPS635573A (ja) | 1988-01-11 |
Family
ID=15495618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15037586A Pending JPS635573A (ja) | 1986-06-25 | 1986-06-25 | 接合型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS635573A (ja) |
-
1986
- 1986-06-25 JP JP15037586A patent/JPS635573A/ja active Pending
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