JPS59109934A - デジタル入力回路 - Google Patents
デジタル入力回路Info
- Publication number
- JPS59109934A JPS59109934A JP57218298A JP21829882A JPS59109934A JP S59109934 A JPS59109934 A JP S59109934A JP 57218298 A JP57218298 A JP 57218298A JP 21829882 A JP21829882 A JP 21829882A JP S59109934 A JPS59109934 A JP S59109934A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- input
- information
- digital input
- fifo memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M11/00—Coding in connection with keyboards or like devices, i.e. coding of the position of operated keys
- H03M11/22—Static coding
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Input From Keyboards Or The Like (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、デジタル入力回路、特にマイクロプロセッサ
応用制御装置に使用される走査方式のデジタル入力回路
に関するものである。
応用制御装置に使用される走査方式のデジタル入力回路
に関するものである。
マイクロプロセッサ応用制御装置のデジタル入力方式に
は、割込方式によるものと、走査方式によるものとがあ
るが、本発明は走査方式に関するものである。走査方式
のデジタル入力方法はソフトウェアの作９易さから多用
される場合が多いが従来の走査方式のデジタル入力回路
を第１図に示す。外部入力接点１の入力情報はフィルタ
ー回路２を経由し、バッファーダート回路３へ渡される
。
は、割込方式によるものと、走査方式によるものとがあ
るが、本発明は走査方式に関するものである。走査方式
のデジタル入力方法はソフトウェアの作９易さから多用
される場合が多いが従来の走査方式のデジタル入力回路
を第１図に示す。外部入力接点１の入力情報はフィルタ
ー回路２を経由し、バッファーダート回路３へ渡される
。
バッファゲート回路３は中央処理回路（ＣＰＵ） ７か
らの読み込み信号によりそのダートを開き、情報を中央
処理回路７へ渡す。
らの読み込み信号によりそのダートを開き、情報を中央
処理回路７へ渡す。
上記した方法によると中央処理装置は、外部入力接点の
最少動作時間内に走査完了しなければならず、外部入力
接点の数が多量の時には読み込みできないこととなる。
最少動作時間内に走査完了しなければならず、外部入力
接点の数が多量の時には読み込みできないこととなる。
本発明は上記問題点を解決することを目的としてなされ
たものであり、走査方式のデジタル入力回路における外
部入力接点の点数制限を改良したデジタル入力回路に関
するものである。
たものであり、走査方式のデジタル入力回路における外
部入力接点の点数制限を改良したデジタル入力回路に関
するものである。
本発明では外部入力接点及びフィルタ回路を介して取込
まれた入力情報を一旦、状態変化検出回路へ導入し、状
態変化があった場合のみＦＩＦＯメモリ回路へ書込み、
ＣＰＵからの読込み信号によりＦＩＦＯメモリ回路から
順次入力情報を読み込むことにより実質的な入力点数を
増大させようとするものである。
まれた入力情報を一旦、状態変化検出回路へ導入し、状
態変化があった場合のみＦＩＦＯメモリ回路へ書込み、
ＣＰＵからの読込み信号によりＦＩＦＯメモリ回路から
順次入力情報を読み込むことにより実質的な入力点数を
増大させようとするものである。
である。図中の符号、１．２および・３は第１図に対応
している。そして、外部入力接点１の入力情報が、フィ
ルター回路２を経由するまでは第１図の場合と同様であ
る。しかし、フィルター回路２を経由した情報は、状態
変化検出回路４へ一旦入力され、一定周期で状態変化検
出回路４内の旧情報との状態変化検出が実行され、ここ
で状態変化が検出された場合には、書き込み信号５によ
りＰＩＦ’０メモリー６へ新情報が書き込まれる。そし
て中央処理回路７はＦＩＦＯメモリー６内の情報を読み
込むことにより、外部入力情報を得ることができる。
している。そして、外部入力接点１の入力情報が、フィ
ルター回路２を経由するまでは第１図の場合と同様であ
る。しかし、フィルター回路２を経由した情報は、状態
変化検出回路４へ一旦入力され、一定周期で状態変化検
出回路４内の旧情報との状態変化検出が実行され、ここ
で状態変化が検出された場合には、書き込み信号５によ
りＰＩＦ’０メモリー６へ新情報が書き込まれる。そし
て中央処理回路７はＦＩＦＯメモリー６内の情報を読み
込むことにより、外部入力情報を得ることができる。
第３図は本発明によるデジタル入力回路の他の実施例構
成図である。図中の符号１ないし２、及び４ないし７は
第２図に対応する。本実施例では状態変化検出回路４か
らのＦＩＦＯの書込み信号５に中央処理回路７からの初
期化信号８を追加した例である。即ち、中央処理回路か
らの初期化要求によりＦＩＦＯメモリー６の内容を更新
することが可能であり、初期データーの読み込みを確実
に実行させることができる。
成図である。図中の符号１ないし２、及び４ないし７は
第２図に対応する。本実施例では状態変化検出回路４か
らのＦＩＦＯの書込み信号５に中央処理回路７からの初
期化信号８を追加した例である。即ち、中央処理回路か
らの初期化要求によりＦＩＦＯメモリー６の内容を更新
することが可能であり、初期データーの読み込みを確実
に実行させることができる。
以上説明した如く、本発明によれば走査方式のデジタル
回路に状態変化検出回路及びＦＩＦＯメモリ回路を付加
して中央演算処理回路へ導入するよう構成したので、全
情報を読み込む必要が々く、中央演算処理回路の走査周
期を長くすることが可能となりデジタル入力処理点数を
実質的に増大することのできるデジタル入力回路を提供
できる。
回路に状態変化検出回路及びＦＩＦＯメモリ回路を付加
して中央演算処理回路へ導入するよう構成したので、全
情報を読み込む必要が々く、中央演算処理回路の走査周
期を長くすることが可能となりデジタル入力処理点数を
実質的に増大することのできるデジタル入力回路を提供
できる。
第１図は従来の走査方式デジタル入力回路を示す図、第
２図は本発明によるデジタル入力回路の一実施例構成図
、第３図は本発明によるデジタル入力回路の他の実施例
構成図である。 １・・・外部入力接点 ２・・・フィルター回路３
・・・バッファｅ−）回路 ４・・・状態変化検出回路
５・・・書込信号 ６・・・ＦＩＦＯメモリー
回路７・・・ＣＰＵ ８・・・初期化要求
信号（７３１７）代理人 弁理士 則 近 憲 佑（ほ
か１名） （５）
２図は本発明によるデジタル入力回路の一実施例構成図
、第３図は本発明によるデジタル入力回路の他の実施例
構成図である。 １・・・外部入力接点 ２・・・フィルター回路３
・・・バッファｅ−）回路 ４・・・状態変化検出回路
５・・・書込信号 ６・・・ＦＩＦＯメモリー
回路７・・・ＣＰＵ ８・・・初期化要求
信号（７３１７）代理人 弁理士 則 近 憲 佑（ほ
か１名） （５）
Claims (2)
- （１）入力接点を走査することにより順次入力情報を中
央演算処理装置へ取込むマイクロプロセッサ応用制御装
置のデジタル入力回路において、入力回路には入力情報
の状態変化を検出するだめの状態変化検出回路とＦＩＦ
Ｏメモリ回路とをそなえ、ＦＩＦＯメモリ回路への書込
みは一定周期で行なわれる状態変化検出信号により行な
うと共に、中央演算処理装置への入力情報の取込みはＦ
ＩＦＯメモリ回路から行なうことを特徴とするデジタル
入力回路。 - （２）中央演算処理装置からの初期化信号によりＦＩＦ
Ｏメモリ回路のメモリ内容を更新することを特徴とする
特許請求の範囲第１項記載のデジタル入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57218298A JPS59109934A (ja) | 1982-12-15 | 1982-12-15 | デジタル入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57218298A JPS59109934A (ja) | 1982-12-15 | 1982-12-15 | デジタル入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59109934A true JPS59109934A (ja) | 1984-06-25 |
Family
ID=16717639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57218298A Pending JPS59109934A (ja) | 1982-12-15 | 1982-12-15 | デジタル入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59109934A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61169925A (ja) * | 1985-01-23 | 1986-07-31 | Matsushita Electric Ind Co Ltd | 操作スイツチ回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5587226A (en) * | 1978-12-25 | 1980-07-01 | Nec Corp | Data processor |
| JPS5624628A (en) * | 1979-08-08 | 1981-03-09 | Nec Corp | Keyboard control device |
| JPS5713534A (en) * | 1980-06-27 | 1982-01-23 | Casio Comput Co Ltd | Key input buffer controlling system |
-
1982
- 1982-12-15 JP JP57218298A patent/JPS59109934A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5587226A (en) * | 1978-12-25 | 1980-07-01 | Nec Corp | Data processor |
| JPS5624628A (en) * | 1979-08-08 | 1981-03-09 | Nec Corp | Keyboard control device |
| JPS5713534A (en) * | 1980-06-27 | 1982-01-23 | Casio Comput Co Ltd | Key input buffer controlling system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61169925A (ja) * | 1985-01-23 | 1986-07-31 | Matsushita Electric Ind Co Ltd | 操作スイツチ回路 |
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