JPS6276520A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6276520A JPS6276520A JP19538286A JP19538286A JPS6276520A JP S6276520 A JPS6276520 A JP S6276520A JP 19538286 A JP19538286 A JP 19538286A JP 19538286 A JP19538286 A JP 19538286A JP S6276520 A JPS6276520 A JP S6276520A
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- Japan
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- film
- semiconductor substrate
- etching
- forming
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体装置を製造する過程で、半導体基板の表
面を平坦化するのに有効な半導体装置の製造方法に関す
るものである。
面を平坦化するのに有効な半導体装置の製造方法に関す
るものである。
一般に半導体基板を用いて半導体装置を製造する場合、
半導体基板表面に不純物拡散、絶縁層形成、ホトエツチ
ングによる表面加工等の処理を施す。これらの処理を経
る間に第１図（ａｌに示すように、半導体基板１１の表
面は非常に大きな凹凸もしくは段差（以下まとめて凹凸
という）を生じる。
半導体基板表面に不純物拡散、絶縁層形成、ホトエツチ
ングによる表面加工等の処理を施す。これらの処理を経
る間に第１図（ａｌに示すように、半導体基板１１の表
面は非常に大きな凹凸もしくは段差（以下まとめて凹凸
という）を生じる。
この半導体基板１１の上に真空蒸着法、化学蒸着法やス
パッ４１Ｊング法などについて導体層もしくは絶縁層（
以下形成層と略す）１２形成とすると第１図（ｂｌにお
いて、Ａ、Ｂ部として示す如く、凹凸の底の部分におい
て形成層１２が薄くなったり、甚だしい場合は切れたり
することが多く、該形成層１２の信頼性を著しく低下さ
せる。従来は半導体基板１１上のこのような凹凸もしく
は段差を除去する有効な方法はなく、形成層１２を厚く
したりする等の方法で必要最底限の信頼性を確保してい
るのが実情である。
パッ４１Ｊング法などについて導体層もしくは絶縁層（
以下形成層と略す）１２形成とすると第１図（ｂｌにお
いて、Ａ、Ｂ部として示す如く、凹凸の底の部分におい
て形成層１２が薄くなったり、甚だしい場合は切れたり
することが多く、該形成層１２の信頼性を著しく低下さ
せる。従来は半導体基板１１上のこのような凹凸もしく
は段差を除去する有効な方法はなく、形成層１２を厚く
したりする等の方法で必要最底限の信頼性を確保してい
るのが実情である。
本発明の目的は上記従来の問題を解失し、基板の表面を
容易かつ確実に平坦化する方法を提供することである。
容易かつ確実に平坦化する方法を提供することである。
これに対して本発明は以上述べたような半導体基板表面
の凹凸を除去もしくは著しく減少させて、この上に形成
する層の信頼性を向上させる方法を提供するものである
。第２図によって本発明の詳細な説明する。まず、第２
図（ａｌに示す如く凹凸を有する半導体基板２１の表面
に塗布によって絶縁層もしくは導体層（以下塗布層と略
す）２３を形成した状態を示す。凹凸を有する半導体基
板２１の表面ＶＣ塗布によって形成された塗布層２３は
、突起部Ｃや段差上部りなどほぼ薄く被着するため。
の凹凸を除去もしくは著しく減少させて、この上に形成
する層の信頼性を向上させる方法を提供するものである
。第２図によって本発明の詳細な説明する。まず、第２
図（ａｌに示す如く凹凸を有する半導体基板２１の表面
に塗布によって絶縁層もしくは導体層（以下塗布層と略
す）２３を形成した状態を示す。凹凸を有する半導体基
板２１の表面ＶＣ塗布によって形成された塗布層２３は
、突起部Ｃや段差上部りなどほぼ薄く被着するため。
全体として半導体基板２１の表面は平坦化となる。
塗布層２３の材料としては、半導体基板２１のエツチン
グ速度と同程度のエツチング速度を有する材料を用いて
いる。エツチング速度は±５０％の。
グ速度と同程度のエツチング速度を有する材料を用いて
いる。エツチング速度は±５０％の。
差であれば実用上好ましく、特に±３０％の範囲が好ま
しい。
しい。
次してこのような半導体基板２１の表面をエツチングす
るが、エツチング方法としてはＡｒガスを用いたスパッ
タエツチングが知られているが、Ａｒガスを用いた場合
、ＳｉやＳ ＋ ０２や塗布膜のエッチ速度がたかだか
２０ＯＡ／ｍｉｎであって、エツチングに長時間を要す
るという欠点がある。
るが、エツチング方法としてはＡｒガスを用いたスパッ
タエツチングが知られているが、Ａｒガスを用いた場合
、ＳｉやＳ ＋ ０２や塗布膜のエッチ速度がたかだか
２０ＯＡ／ｍｉｎであって、エツチングに長時間を要す
るという欠点がある。
それに対して本発明では塩素または臭素またはフッ素の
うちの少なくとも一部を含む有機系炭素化合物を用いる
。たとえばＣＦ４．ＣＨＦ３．Ｃ２Ｆ４゜Ｃ２ＨＦ３
等の少なくとも一様ガスと最高２０％までの濃度での酸
素との混合ガスを用いてスパッタエツチングによってＳ
ｉもしくはＳ ｒ ０２による凹凸を有する半導体基板
２１上にＯＭＲ（東京応化製）やＫ Ｔ Ｆ Ｒ（Ｋｏ
ｄａｋ社製）、ＡＺ１３５０（５ｈｉｐｌｅｙ ）、
あるいは東京応化工業製のｏＦＰｎ、ｏｓａ、ＮＭＲ
などのホトレジストやポリイミド樹脂などを塗布した表
面をエツチングする。またＡｎもしくはＡ１とＳｔある
いはＡＪと８１とＭｎの合金など、Ｓｉ、５ｉ０２ に
よる凹凸が共存する半導体基板２１に対してはＣＣｌ３
Ｆ。
うちの少なくとも一部を含む有機系炭素化合物を用いる
。たとえばＣＦ４．ＣＨＦ３．Ｃ２Ｆ４゜Ｃ２ＨＦ３
等の少なくとも一様ガスと最高２０％までの濃度での酸
素との混合ガスを用いてスパッタエツチングによってＳ
ｉもしくはＳ ｒ ０２による凹凸を有する半導体基板
２１上にＯＭＲ（東京応化製）やＫ Ｔ Ｆ Ｒ（Ｋｏ
ｄａｋ社製）、ＡＺ１３５０（５ｈｉｐｌｅｙ ）、
あるいは東京応化工業製のｏＦＰｎ、ｏｓａ、ＮＭＲ
などのホトレジストやポリイミド樹脂などを塗布した表
面をエツチングする。またＡｎもしくはＡ１とＳｔある
いはＡＪと８１とＭｎの合金など、Ｓｉ、５ｉ０２ に
よる凹凸が共存する半導体基板２１に対してはＣＣｌ３
Ｆ。
Ｃ（１２Ｆ’２．ＣＨＣｘＦ’２など塩素とフッ素の両
方を含むガスに必要に応じて酸素を０〜２０％の範囲で
混合したガスを用いることが好ましい。以上に述べた方
法で半導体基板２１の表面をエツチングすると、まず塗
布層２３の上面が除去され、次いで第２図（ｂｌに示す
如く塗布層２３と共に半導体基板２１の表面の突起Ｃや
段差上部りなども同時に冷去され、遂には第２図（Ｃ１
に示すように塗布層２３と半導体基板２１の一部または
全部が除去されて表面は平坦化される。次いでこの半導
体基板２１の表面に真空蒸着法や化学蒸着法もしくはス
バ、、 Ｊ ＩＪソング法よって形成層２２を被着する
。
方を含むガスに必要に応じて酸素を０〜２０％の範囲で
混合したガスを用いることが好ましい。以上に述べた方
法で半導体基板２１の表面をエツチングすると、まず塗
布層２３の上面が除去され、次いで第２図（ｂｌに示す
如く塗布層２３と共に半導体基板２１の表面の突起Ｃや
段差上部りなども同時に冷去され、遂には第２図（Ｃ１
に示すように塗布層２３と半導体基板２１の一部または
全部が除去されて表面は平坦化される。次いでこの半導
体基板２１の表面に真空蒸着法や化学蒸着法もしくはス
バ、、 Ｊ ＩＪソング法よって形成層２２を被着する
。
次に実施例によって本発明の詳細な説明する。
実施例１゜
半導体−ん板として８１基板を用いて半導体装置を製造
する場合、通常−回以上の不純物拡散ぢよびＳ（０２膜
の形成が行なわれる。これらの工程を経る間に８１基板
表面には様々の形状の５ＩＯ７による凹凸が形成される
。第３図（ａｌはその一例を示す。同図で、半導体基板
として用いた８１基板３１上に熱酸化法や真空蒸着法や
化学蒸着法もしくはスバッＪ ＩＪソング法Ｓ ＋ ０
２ 膜３４が形成されている状態を示す。同図Ｅ部はた
とえば不純物拡散のために形成された開口に起因する凹
凸を、Ｆ部は厚い局所熱酸化により８１０２膜を形成す
る際に生じた突起を示す。通常８部の段差りは０．２〜
１．７μ程度Ｆ部の高さｋは０．５〜１．２μ程度であ
る。このような半導体基板に対して第３図（ｂｌの９口
く塗布によって、たとえば１．５μ程度の厚さのＫＴＦ
Ｊ商品名）ホトレジストの塗布層３３を形成する。塗布
層３３は５ｉｎ２膜３４の凹凸を埋めるように形成され
、その表面は平坦化される。
する場合、通常−回以上の不純物拡散ぢよびＳ（０２膜
の形成が行なわれる。これらの工程を経る間に８１基板
表面には様々の形状の５ＩＯ７による凹凸が形成される
。第３図（ａｌはその一例を示す。同図で、半導体基板
として用いた８１基板３１上に熱酸化法や真空蒸着法や
化学蒸着法もしくはスバッＪ ＩＪソング法Ｓ ＋ ０
２ 膜３４が形成されている状態を示す。同図Ｅ部はた
とえば不純物拡散のために形成された開口に起因する凹
凸を、Ｆ部は厚い局所熱酸化により８１０２膜を形成す
る際に生じた突起を示す。通常８部の段差りは０．２〜
１．７μ程度Ｆ部の高さｋは０．５〜１．２μ程度であ
る。このような半導体基板に対して第３図（ｂｌの９口
く塗布によって、たとえば１．５μ程度の厚さのＫＴＦ
Ｊ商品名）ホトレジストの塗布層３３を形成する。塗布
層３３は５ｉｎ２膜３４の凹凸を埋めるように形成され
、その表面は平坦化される。
次にたとえばＣＣｌ２Ｆ２ガヌを用い真空度４×Ｉ Ｆ
２Ｔｏｒｒ、高周波電力１．５ Ｗ ／ ｃｍ２の条件
でスパッタエツチングを行なう。上の条件下で、Ｓ ＋
０２のエツチング速度は約６００人／ｍｉｎ。
２Ｔｏｒｒ、高周波電力１．５ Ｗ ／ ｃｍ２の条件
でスパッタエツチングを行なう。上の条件下で、Ｓ ＋
０２のエツチング速度は約６００人／ｍｉｎ。
ＫＴＦＲのエツチング速度は５５０人であって両者は図
３（ｃ）ＶＣ示す如くほぼ一様に工、ｙチングされる。
３（ｃ）ＶＣ示す如くほぼ一様に工、ｙチングされる。
約２５ ｍ ｉ ｎ のスパッタエツチングを行なう
と、第３図（ｄ）に示すように塗布層３３全体とＳＩＯ
□膜３４の突出部が除去されて、ＳＩ基板３１上のＳｌ
Ｏ□膜３４膜面４表面化される。この上にたとえば真空
蒸着法や化学蒸着法もしくはスパッタリング法で導体層
や絶縁層３２を形成すると、第１１図（ｂ）に示した如
き基板の凹凸部分で形成層が薄くなったり切断したりす
る欠陥は存在せずその信頼性は従来法に比して著しく向
上する。
と、第３図（ｄ）に示すように塗布層３３全体とＳＩＯ
□膜３４の突出部が除去されて、ＳＩ基板３１上のＳｌ
Ｏ□膜３４膜面４表面化される。この上にたとえば真空
蒸着法や化学蒸着法もしくはスパッタリング法で導体層
や絶縁層３２を形成すると、第１１図（ｂ）に示した如
き基板の凹凸部分で形成層が薄くなったり切断したりす
る欠陥は存在せずその信頼性は従来法に比して著しく向
上する。
なおホトレジストやポリイミド樹脂の種類によってエッ
チ速度に多少の変化が生ずるが、樹脂の方がエッチ速度
が小さいとき酸素を混合することでエッチ速度を８１０
２やＳｉのそれと等しくなるよう調整できる。
チ速度に多少の変化が生ずるが、樹脂の方がエッチ速度
が小さいとき酸素を混合することでエッチ速度を８１０
２やＳｉのそれと等しくなるよう調整できる。
実施例２゜
本発明は半導体基板上に形成された１２μ厚のへ！配線
の側面形状をなだらかにする場合に適用できる。
の側面形状をなだらかにする場合に適用できる。
第４図（ａ）は半導体基板４１上にホトエツチングによ
ってＡＩ配線４５を形成した状態を示す。配線側面の角
度は４５〜６５°となっており、この上に、絶縁被膜を
形成するＡｊ配線４５の端部で段切れが生じたりするこ
とが多い。そこで第４図ｔｂ＋に示す如く、半導体基板
４１上に厚さ４０００人ボリイばド樹脂の層４３を塗布
する。次いでＣＣｌ２Ｆガスに酸素を４％混入したガス
を用い、ガス圧４ Ｘ Ｉ Ｆ２Ｔｏｒｒ、 高周波
電力ＩＷ／ｃｍ２でスパックエツチングを行なう。この
条件でポリイミド樹脂のエツチング速度は約８００人／
ｍｉｎ。
ってＡＩ配線４５を形成した状態を示す。配線側面の角
度は４５〜６５°となっており、この上に、絶縁被膜を
形成するＡｊ配線４５の端部で段切れが生じたりするこ
とが多い。そこで第４図ｔｂ＋に示す如く、半導体基板
４１上に厚さ４０００人ボリイばド樹脂の層４３を塗布
する。次いでＣＣｌ２Ｆガスに酸素を４％混入したガス
を用い、ガス圧４ Ｘ Ｉ Ｆ２Ｔｏｒｒ、 高周波
電力ＩＷ／ｃｍ２でスパックエツチングを行なう。この
条件でポリイミド樹脂のエツチング速度は約８００人／
ｍｉｎ。
Ａ７＋のエツチング速度は約７５０人／ｍｉｎであった
。従って第４図（Ｃ１に示す如＜、Ａｌ、ポリイミド樹
脂は同時にエツチングされる。約８ｍ１ｎのエツチング
で第４図（ｄ）に示す如く、ポリイミド樹脂はほぼ完全
に除去され、Ａｊ配線もなだらかな形状にエツチングさ
れる（Ａｌ厚は約１μが残るあまた、半導体基板４１の
表面のＳｉＯ□のエツチング速度は約１５０人／ｍｉｎ
であって上記のエツチングでは僅かしかエツチング
されない。第４図（ｄ）の如き配線形状は第１図（・ｂ
）で説明した如く、半導体集積回路の製造において極め
て望ましいものである。
。従って第４図（Ｃ１に示す如＜、Ａｌ、ポリイミド樹
脂は同時にエツチングされる。約８ｍ１ｎのエツチング
で第４図（ｄ）に示す如く、ポリイミド樹脂はほぼ完全
に除去され、Ａｊ配線もなだらかな形状にエツチングさ
れる（Ａｌ厚は約１μが残るあまた、半導体基板４１の
表面のＳｉＯ□のエツチング速度は約１５０人／ｍｉｎ
であって上記のエツチングでは僅かしかエツチング
されない。第４図（ｄ）の如き配線形状は第１図（・ｂ
）で説明した如く、半導体集積回路の製造において極め
て望ましいものである。
上記発明から明らかなように、本発明によれば、基板上
の凹凸を極めて容易かつ確実に平坦化することが可能で
あり、集積密度の高い半導体装置の形成に有用である。
の凹凸を極めて容易かつ確実に平坦化することが可能で
あり、集積密度の高い半導体装置の形成に有用である。
第１図は本発明の説明に供する従来法を示す断面図、第
２図は本発明を説明する断面図、第３図、第４図は本発
明の実施例を示す断面図。 代理人 弁理士 小 川 勝 男、パ ＼、−・− Ｃａ） （ｂ） （Ｃ） ′４３区 （こ）
２図は本発明を説明する断面図、第３図、第４図は本発
明の実施例を示す断面図。 代理人 弁理士 小 川 勝 男、パ ＼、−・− Ｃａ） （ｂ） （Ｃ） ′４３区 （こ）
Claims (1)
- 表面に凹凸を有する基板上に、上記凹凸の底部から上部
へ延伸する被加工膜を形成する工程、と、有機塗布被膜
を全面に形成して表面を平坦化する工程と、塩素、臭素
およびフッ素により成る群から選ばれた少なくとも１種
を含むガス状の有機物と酸素を含むガスを用いたスパッ
タエッチングを行なって、上記塗布被膜と上記被加工膜
を±５０％のエッチング速度でエッチングし、上記被加
工膜を少なくとも含む表面を平坦化する工程を含むこと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19538286A JPS6276520A (ja) | 1986-08-22 | 1986-08-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19538286A JPS6276520A (ja) | 1986-08-22 | 1986-08-22 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60103708A Division JPS6122632A (ja) | 1985-05-17 | 1985-05-17 | 基板の表面処理方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6276520A true JPS6276520A (ja) | 1987-04-08 |
Family
ID=16340236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19538286A Pending JPS6276520A (ja) | 1986-08-22 | 1986-08-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6276520A (ja) |
-
1986
- 1986-08-22 JP JP19538286A patent/JPS6276520A/ja active Pending
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