JPS6276545A - 表示装置用駆動回路基板 - Google Patents
表示装置用駆動回路基板Info
- Publication number
- JPS6276545A JPS6276545A JP60214570A JP21457085A JPS6276545A JP S6276545 A JPS6276545 A JP S6276545A JP 60214570 A JP60214570 A JP 60214570A JP 21457085 A JP21457085 A JP 21457085A JP S6276545 A JPS6276545 A JP S6276545A
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- JP
- Japan
- Prior art keywords
- film
- address
- display device
- line
- drive circuit
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- Granted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
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- Liquid Crystal (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、薄膜トランジスタアレイにより駆動される液
晶等の表示装置の駆動回路基板に関する。
晶等の表示装置の駆動回路基板に関する。
近年、アモルファスの８１や多結晶のＣｄＳ。
ｃｄＳｅなどの半導体１膜を用いた薄膜トランジスタを
スイッチング素子としたアクティブ・７１ヘリクス型の
表示装置が注目されている。薄膜トランジスタアレイは
、ガラス基板等を用いて低温プロセスで形成することが
できるため、安価に大面積の表示装置を実現できるとい
う利点を有する。
スイッチング素子としたアクティブ・７１ヘリクス型の
表示装置が注目されている。薄膜トランジスタアレイは
、ガラス基板等を用いて低温プロセスで形成することが
できるため、安価に大面積の表示装置を実現できるとい
う利点を有する。
第５図はこの様なアクティブ・マトリクス型の表示装置
の等何回路を示す。図において、Ａ （Ａ１１．Ａｔ
２ 、・・・）はアドレス線、Ｄ （Ｄｌｌ、Ｄ＋ ２
、・・・）は画像信号が供給されるデータ線であり、
これらアドレス線Ａとデータ線りの各交差位置に画素に
対応して薄膜トランジスタＴ （Ｔ１１．Ｔｔ ２ 、
・・・）が形成される。薄膜トランジスタＴのゲート電
極はアドレス線Ａに、ソース電極はデータ線りに、ドレ
イン電極は表示素子Ｓ （Ｓ１ｔ 、 Ｓｔ ２ 、・
・・）の画素電極にそれぞれ接続されている。表示素子
Ｓとしては、液晶素子、エレクトロルミネセンス（ＥＬ
）素子、エレクトロクロミック素子等が用いられる。表
示素子Ｓとして液晶素子を用いる場合通常、図示のよう
に駆動電圧を保持するためのキャパシタＣ（Ｃｔ １．
Ｃｔ ２ 、・・・）が設けられる。アドレスＦＡＡ、
データ線り、ｉｌｌ！トランジスタＴ１キャパシタＣお
よび表示素子Ｓの画素電極は絶縁性基板上に集積形成さ
れて駆動回路基板構成する。そしてこの駆動回路基板と
対向電極が形成された透明基板の間に液晶層を挟持する
ことにより、アクティブ・マトリクス型液晶表示装置が
得られる。なお、薄膜トランジスタＴのオフ抵抗および
表示素子の抵抗が充分に高い場合には、キャパシタＣを
必要としない。
の等何回路を示す。図において、Ａ （Ａ１１．Ａｔ
２ 、・・・）はアドレス線、Ｄ （Ｄｌｌ、Ｄ＋ ２
、・・・）は画像信号が供給されるデータ線であり、
これらアドレス線Ａとデータ線りの各交差位置に画素に
対応して薄膜トランジスタＴ （Ｔ１１．Ｔｔ ２ 、
・・・）が形成される。薄膜トランジスタＴのゲート電
極はアドレス線Ａに、ソース電極はデータ線りに、ドレ
イン電極は表示素子Ｓ （Ｓ１ｔ 、 Ｓｔ ２ 、・
・・）の画素電極にそれぞれ接続されている。表示素子
Ｓとしては、液晶素子、エレクトロルミネセンス（ＥＬ
）素子、エレクトロクロミック素子等が用いられる。表
示素子Ｓとして液晶素子を用いる場合通常、図示のよう
に駆動電圧を保持するためのキャパシタＣ（Ｃｔ １．
Ｃｔ ２ 、・・・）が設けられる。アドレスＦＡＡ、
データ線り、ｉｌｌ！トランジスタＴ１キャパシタＣお
よび表示素子Ｓの画素電極は絶縁性基板上に集積形成さ
れて駆動回路基板構成する。そしてこの駆動回路基板と
対向電極が形成された透明基板の間に液晶層を挟持する
ことにより、アクティブ・マトリクス型液晶表示装置が
得られる。なお、薄膜トランジスタＴのオフ抵抗および
表示素子の抵抗が充分に高い場合には、キャパシタＣを
必要としない。
この種の表示装置を高精細あるいは大面積に実現する場
合には、用いる薄膜トランジスタの数が非常に多くなる
。例えば、アドレス４００×データ４００の場合、素子
数は１６００００となる。
合には、用いる薄膜トランジスタの数が非常に多くなる
。例えば、アドレス４００×データ４００の場合、素子
数は１６００００となる。
この様な多数の薄膜トランジスタアレイを完全に製作す
ることは困難であり、種々の欠陥が発生する。その原因
としては、（１）多層配線間あるいはキャパシタの電気
的短絡、（２）配線の解放、（３）薄膜トランジスタの
欠陥、等がある。表示装置として点欠陥を許容した場合
、配線の解放は容易に救済することができる。例えばア
ドレス線が途中の一点で断線した場合には、アドレス線
の両方から信号を供給するようにすることにより、救済
できる。またキャパシタは、薄膜トランジスタのオフ抵
抗を充分に大きくし液晶の抵抗率を上げれば設ける必要
がないため、この部分７″′致命的な欠陥とならない。
ることは困難であり、種々の欠陥が発生する。その原因
としては、（１）多層配線間あるいはキャパシタの電気
的短絡、（２）配線の解放、（３）薄膜トランジスタの
欠陥、等がある。表示装置として点欠陥を許容した場合
、配線の解放は容易に救済することができる。例えばア
ドレス線が途中の一点で断線した場合には、アドレス線
の両方から信号を供給するようにすることにより、救済
できる。またキャパシタは、薄膜トランジスタのオフ抵
抗を充分に大きくし液晶の抵抗率を上げれば設ける必要
がないため、この部分７″′致命的な欠陥とならない。
しかし、配線の短絡事故は致命的な大きい欠陥となる。
たとえばアドレス線とデータ線が短絡すると、これらの
配線に沿って線欠陥となる。しかもこの短絡は簡単には
補修により救済することができない。
配線に沿って線欠陥となる。しかもこの短絡は簡単には
補修により救済することができない。
この様な多層配線間の短絡を防止する方法として、アド
レス線兼ゲートＮ極を例えばＴａｇ！により形成してそ
の表面に陽極酸化膜を形成し、更にその上にＳｉＯ２膜
またはＳｉ：＋Ｎ＋膜を堆積するという、グー１〜絶縁
膜を２層構造とすることが提案されている（特公昭６０
−５４４７８号公報）。しかしこの方法では、Ｔａ膜の
陽極酸化によりアドレス線の抵抗が大きくなってしまう
。例えば、２２０Ｘ２４０画素で４４ｍｍＸ６０ｍｔｎ
の画面をつくる薄膜トランジスタアレイを考える。
レス線兼ゲートＮ極を例えばＴａｇ！により形成してそ
の表面に陽極酸化膜を形成し、更にその上にＳｉＯ２膜
またはＳｉ：＋Ｎ＋膜を堆積するという、グー１〜絶縁
膜を２層構造とすることが提案されている（特公昭６０
−５４４７８号公報）。しかしこの方法では、Ｔａ膜の
陽極酸化によりアドレス線の抵抗が大きくなってしまう
。例えば、２２０Ｘ２４０画素で４４ｍｍＸ６０ｍｔｎ
の画面をつくる薄膜トランジスタアレイを考える。
１５００人のＴａ１ｌで配線抵抗的６０にΩのアドレス
線を表面から約７００人酸化すると、配線抵抗は約１１
０にΩになる。このように配線抵抗が大きくなると、ア
ドレスパルスの遅延による波形歪みが大きくなる。この
結果アドレス線の信号入力端部と終端部での画素への書
込みに差が生じ画質の均一性が大きく損われることにな
る。Ｔａ膜の膜厚を大きくすれば配線抵抗を小さくする
ことができるが、余り厚くすると膜の剥がれやデータ線
の断線の原因となる。
線を表面から約７００人酸化すると、配線抵抗は約１１
０にΩになる。このように配線抵抗が大きくなると、ア
ドレスパルスの遅延による波形歪みが大きくなる。この
結果アドレス線の信号入力端部と終端部での画素への書
込みに差が生じ画質の均一性が大きく損われることにな
る。Ｔａ膜の膜厚を大きくすれば配線抵抗を小さくする
ことができるが、余り厚くすると膜の剥がれやデータ線
の断線の原因となる。
また、Ｔａ膜によるアドレス線およびゲート電極を形成
し、その上にＳｉＯ２，ｔｌｌを堆積した後、Ｓ ｉ
０２ ＭＡのピンホール部のみをピンホールを介して陽
極酸化する方法も考えられている（特公昭６０−５４４
７８号公報）。しかしこの方法は、その後に３ｉ０２膜
に孔が開いた場合に多層配線間の短絡を生じるため、短
絡防止策として不充分である。
し、その上にＳｉＯ２，ｔｌｌを堆積した後、Ｓ ｉ
０２ ＭＡのピンホール部のみをピンホールを介して陽
極酸化する方法も考えられている（特公昭６０−５４４
７８号公報）。しかしこの方法は、その後に３ｉ０２膜
に孔が開いた場合に多層配線間の短絡を生じるため、短
絡防止策として不充分である。
本発明は上記した点に鑑みなされたもので、配線抵抗を
大きくすることなく多層配線間の短絡を確実に防止し、
もって優れた画像表示を可能とする表示装置用駆動回路
基板を提供することを目的とする。
大きくすることなく多層配線間の短絡を確実に防止し、
もって優れた画像表示を可能とする表示装置用駆動回路
基板を提供することを目的とする。
本発明は、絶縁性基板上に所定の金属膜によりアドレス
線およびゲート電極を形成し、この上に絶縁膜を介して
アドレス線と交差するデータ線を形成し、アドレス線と
データ線の各交差位置には薄膜トランジスタを配置する
表示装置用駆動回路基板において、前記アドレス線のデ
ータ線と交差する位置およびゲート電極表面にのみ選択
的に陽極酸化膜を形成し、これらの部分のみを２層の絶
縁膜構造とする。
線およびゲート電極を形成し、この上に絶縁膜を介して
アドレス線と交差するデータ線を形成し、アドレス線と
データ線の各交差位置には薄膜トランジスタを配置する
表示装置用駆動回路基板において、前記アドレス線のデ
ータ線と交差する位置およびゲート電極表面にのみ選択
的に陽極酸化膜を形成し、これらの部分のみを２層の絶
縁膜構造とする。
本発明によれば、層間絶縁膜を陽極酸化膜を含む２層絶
縁膜構造とすることにより、多層配線間の短絡を確実に
防止することができる。しがも陽極酸化膜を設けるのは
アドレス線の一部およびゲート電極部分のみであるため
、アドレス線の高抵抗化を招くことはない。従って本発
明によれば、信頼性が高く、かつ優れた表示画像が得ら
れる表示装置用駆動回路基板が実現する。
縁膜構造とすることにより、多層配線間の短絡を確実に
防止することができる。しがも陽極酸化膜を設けるのは
アドレス線の一部およびゲート電極部分のみであるため
、アドレス線の高抵抗化を招くことはない。従って本発
明によれば、信頼性が高く、かつ優れた表示画像が得ら
れる表示装置用駆動回路基板が実現する。
以下本発明の詳細な説明する。
第１図（ａ）〜（Ｃ）は一実施例の駆動回路基板であり
、（ａ）は平面図、（ｂ）および（ｃ）はそれぞれ（ａ
）のＡ−Ａ−およびＢ−８−断面図である。具体的には
４４ｍＸ６０ｍの画面の液晶表示装置用として構成され
たものである。これを製造工程に従って説明すると、絶
縁性基板として例えばコーニング７０５９などのガラス
基板１を用い、先ずこの上にＴａ１ｌを１５００人スパ
ッタし、これをパターン形成したアドレス線２およびこ
れから突設した形のゲート電極３を形成する。
、（ａ）は平面図、（ｂ）および（ｃ）はそれぞれ（ａ
）のＡ−Ａ−およびＢ−８−断面図である。具体的には
４４ｍＸ６０ｍの画面の液晶表示装置用として構成され
たものである。これを製造工程に従って説明すると、絶
縁性基板として例えばコーニング７０５９などのガラス
基板１を用い、先ずこの上にＴａ１ｌを１５００人スパ
ッタし、これをパターン形成したアドレス線２およびこ
れから突設した形のゲート電極３を形成する。
次にフォトレジストパターンを形成し、１００Ｖの電圧
で露出している７層膜表面を陽極酸化して、ゲート電極
３上およびアドレス線２のうち後にデータ線が交差する
部分（第１図（ａ）に斜線を施して示した領域）上に選
択的に陽極酸化膜４（４１，４２）を形成する。この後
全面にプラズマＣｖＤにより２５００人のＳｉ○２膜５
を堆積し、続いて半導体簿膜としてアンドープのアモル
ファス３ｉ（ａ−８ｉ）膜６とｎ＋型ａ−３ｉ膜７を堆
積し、第１図（ａ）に破線で囲んだ領域にこれらの半導
体簿膜を島状に残すようにパターン形成する。次にＩＴ
Ｏ膜を１５００人スパッタし、これをパターン形成して
画素電極８を形成する。
で露出している７層膜表面を陽極酸化して、ゲート電極
３上およびアドレス線２のうち後にデータ線が交差する
部分（第１図（ａ）に斜線を施して示した領域）上に選
択的に陽極酸化膜４（４１，４２）を形成する。この後
全面にプラズマＣｖＤにより２５００人のＳｉ○２膜５
を堆積し、続いて半導体簿膜としてアンドープのアモル
ファス３ｉ（ａ−８ｉ）膜６とｎ＋型ａ−３ｉ膜７を堆
積し、第１図（ａ）に破線で囲んだ領域にこれらの半導
体簿膜を島状に残すようにパターン形成する。次にＩＴ
Ｏ膜を１５００人スパッタし、これをパターン形成して
画素電極８を形成する。
そしてへ２膜を１μｍ蒸着し、パターニングしてデータ
線９、これから突設した形のソース電極１０および画素
電極８に接続されるドレイン電極１１を形成する。最後
に薄膜トランジスタのチャネル領域部のｎ＋型ａ−８ｉ
膜７をＣＤＥ法により除去する。
線９、これから突設した形のソース電極１０および画素
電極８に接続されるドレイン電極１１を形成する。最後
に薄膜トランジスタのチャネル領域部のｎ＋型ａ−８ｉ
膜７をＣＤＥ法により除去する。
本実施例では、アドレス線の抵抗は陽（唄酸化前の値６
０ ｋΩに対して６６にΩであり、その増加は殆ど問題
にならない。またアドレスパルスの遅延は全面陽極酸化
した場合の約１／２に止まり、従って表示のばらつきが
少なくなる。
０ ｋΩに対して６６にΩであり、その増加は殆ど問題
にならない。またアドレスパルスの遅延は全面陽極酸化
した場合の約１／２に止まり、従って表示のばらつきが
少なくなる。
第２図は別の実施例の要部構成を第１図（ａ）に対応さ
せて示す。先の実施例と対応する部分には同一符号を付
して詳細な説明は省略する。先の実施例では、アドレス
線から突設する形でゲート電極を形成したのに対して、
この実施例ではアドレス線上に薄膜トランジスタを構成
している。このような構成の場合にも、アドレス線２上
およびゲート電極３上に斜線を施して示したように選択
的に陽極酸化１４ （４ｔ 、 ４２ ）を形成するこ
とにより、先の実施例と同様の効果が得られる。
せて示す。先の実施例と対応する部分には同一符号を付
して詳細な説明は省略する。先の実施例では、アドレス
線から突設する形でゲート電極を形成したのに対して、
この実施例ではアドレス線上に薄膜トランジスタを構成
している。このような構成の場合にも、アドレス線２上
およびゲート電極３上に斜線を施して示したように選択
的に陽極酸化１４ （４ｔ 、 ４２ ）を形成するこ
とにより、先の実施例と同様の効果が得られる。
第３図（ａ）（ｂ）は更に他の実施例の要部構成を示す
平面図とそのＣ−Ｃ−断面図である。ここでも先の実施
例と対応する部分には同一符号を付してあり、詳細な説
明は省略する。この実施例が第１図の実施例と異なる点
は、アドレス線２のうち陽極酸化されていない部分で酸
化！１１５にできるだけ大きい開口を開けて、アドレス
線２にコンタクトする金属配線１２を積層していること
である。これにより、アドレス線のより一層の低抵抗化
が図られる。具体的に金爲配線１２として１μｍのＡ℃
配線を用いて、アドレス線の抵抗を約２０にΩにまで低
下させることができた。
平面図とそのＣ−Ｃ−断面図である。ここでも先の実施
例と対応する部分には同一符号を付してあり、詳細な説
明は省略する。この実施例が第１図の実施例と異なる点
は、アドレス線２のうち陽極酸化されていない部分で酸
化！１１５にできるだけ大きい開口を開けて、アドレス
線２にコンタクトする金属配線１２を積層していること
である。これにより、アドレス線のより一層の低抵抗化
が図られる。具体的に金爲配線１２として１μｍのＡ℃
配線を用いて、アドレス線の抵抗を約２０にΩにまで低
下させることができた。
第４図（ａ）（ｂ）は、第３図の実施例を変形した実施
例の平面図とそのＤ−Ｄ−断面図である。
例の平面図とそのＤ−Ｄ−断面図である。
この実施例では、アドレス線２にコンタクトさせて重ね
る金属配置！Ｊ１３を、アドレス線２に沿って連続的に
配設している。従ってこの金属配線１３とデータｔｉａ
９の絶縁のためにデータ線９上に約１μ雇のポリイミド
膜１４を設けている。この実施例の場合更にアドレス線
の低抵抗化が可能であり、金属配線１３として１μ卯の
へλ膜を用いて約１にΩのアドレス線抵抗が実現できた
。
る金属配置！Ｊ１３を、アドレス線２に沿って連続的に
配設している。従ってこの金属配線１３とデータｔｉａ
９の絶縁のためにデータ線９上に約１μ雇のポリイミド
膜１４を設けている。この実施例の場合更にアドレス線
の低抵抗化が可能であり、金属配線１３として１μ卯の
へλ膜を用いて約１にΩのアドレス線抵抗が実現できた
。
第３図および第４図の実施例のようにアドレス線に更に
金属配線を積み重ねる場合、本発明の構造では１ｌｆｆ
ｉ酸化膜が部分的に形成されていて、コンタクト孔形成
のためのエツチングはＳ ｉ ０２ Ｉ！Ｊに対しての
み行なえばよく、エツチングの困難なＴａＯに対しては
必要でないので、工程が容易である。
金属配線を積み重ねる場合、本発明の構造では１ｌｆｆ
ｉ酸化膜が部分的に形成されていて、コンタクト孔形成
のためのエツチングはＳ ｉ ０２ Ｉ！Ｊに対しての
み行なえばよく、エツチングの困難なＴａＯに対しては
必要でないので、工程が容易である。
本発明は上記した実施例に限られるものではない。例え
ばアドレス線を構成する金属膜はＴａに限らず、Ｔｉ、
Ａｎなど陽極酸化できるものであればよい。１ＪＩＩｌ
トランジスタを構成する半導体薄膜もａ−８ｉに限らず
、多結晶３ｉやＣｄＳｅ。
ばアドレス線を構成する金属膜はＴａに限らず、Ｔｉ、
Ａｎなど陽極酸化できるものであればよい。１ＪＩＩｌ
トランジスタを構成する半導体薄膜もａ−８ｉに限らず
、多結晶３ｉやＣｄＳｅ。
ＣｄＳなどを用いることができる。肋間絶縁膜としても
、ＳｉＯ２膜の伯、３ｉ３Ｎ４ｇ！やＡＱ２０１膜等を
用いることができる１、その池水発明はその趣旨を逸脱
しない鞘囲で種々変形して実施することができる。
、ＳｉＯ２膜の伯、３ｉ３Ｎ４ｇ！やＡＱ２０１膜等を
用いることができる１、その池水発明はその趣旨を逸脱
しない鞘囲で種々変形して実施することができる。
第１図（ａ）〜＜Ｃ）は本発明の一実施例の駆動回路基
板を示す図、第２図は他の実施例の駆動回路基板の要部
構成を示す図、第３図（ａ）（ｂ）および第４図（ａ）
（ｂ）は更に他の実施例の駆動回路基板の要部構成を示
す図、第５図はアクティブ・マトリクス型液晶表示装置
の等価回路を示す図である。 １・・・ガラス基板、２・・・アドレス線（Ｔａ膜）、
３・・・ゲート電極（Ｔａｌｌ＞、４ （４ｔ 、４２
）−陽極酸化膜、５・・・ＣＶＤ５ ｉ ０２膜、６
・・・ａ−３ｉ躾、７・・・ｎゝ型ａ−８ｉ膜、８・・
・画素電極、９・・・データ線＜ＡＲＩＩＩ）、１０・
・・ソース１ｔｆｉ（ＡＮ膜）、１１・・・ドレイン１
！楊（ＡパＩ、１２．１３・・・金属配線、１４・・・
ポリイミド膜。 出願人代理人 弁理士 鈴江武彦 第１図 第１図 第２図 第３図 第４図
板を示す図、第２図は他の実施例の駆動回路基板の要部
構成を示す図、第３図（ａ）（ｂ）および第４図（ａ）
（ｂ）は更に他の実施例の駆動回路基板の要部構成を示
す図、第５図はアクティブ・マトリクス型液晶表示装置
の等価回路を示す図である。 １・・・ガラス基板、２・・・アドレス線（Ｔａ膜）、
３・・・ゲート電極（Ｔａｌｌ＞、４ （４ｔ 、４２
）−陽極酸化膜、５・・・ＣＶＤ５ ｉ ０２膜、６
・・・ａ−３ｉ躾、７・・・ｎゝ型ａ−８ｉ膜、８・・
・画素電極、９・・・データ線＜ＡＲＩＩＩ）、１０・
・・ソース１ｔｆｉ（ＡＮ膜）、１１・・・ドレイン１
！楊（ＡパＩ、１２．１３・・・金属配線、１４・・・
ポリイミド膜。 出願人代理人 弁理士 鈴江武彦 第１図 第１図 第２図 第３図 第４図
Claims (3)
- （１）絶縁性基板と、この基板上に形成された複数本の
アドレス線と、このアドレス線が形成された基板上にア
ドレス線と交差する方向に形成された複数本のデータ線
と、これらアドレス線とデータ線の各交差位置に形成さ
れた複数の薄膜トランジスタと、これらの薄膜トランジ
スタを介して選択的に前記データ線に接続されて表示素
子に駆動電圧を印加する複数の画素電極とを有し、前記
薄膜トランジスタのゲート電極およびソース電極がそれ
ぞれ前記アドレス線およびデータ線と一体形成され、ド
レイン電極が前記画素電極に接続されて構成される表示
装置用駆動回路基板において、前記アドレス線のうち前
記データ線と交差する部分および前記ゲート電極の表面
に前記アドレス線およびゲート電極を構成する金属の陽
極酸化膜を設けたことを特徴とする表示装置用駆動回路
基板。 - （２）前記半導体薄膜はアモルファスＳｉ膜である特許
請求の範囲第１項記載の表示装置用駆動回路基板。 - （３）前記アドレス線の陽極酸化膜が形成されていない
部分にコンタクトしてアドレス線の抵抗を低減するため
の金属配線が形成されている特許請求の範囲第１項記載
の表示装置用駆動回路基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60214570A JPS6276545A (ja) | 1985-09-30 | 1985-09-30 | 表示装置用駆動回路基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60214570A JPS6276545A (ja) | 1985-09-30 | 1985-09-30 | 表示装置用駆動回路基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6276545A true JPS6276545A (ja) | 1987-04-08 |
| JPH0340511B2 JPH0340511B2 (ja) | 1991-06-19 |
Family
ID=16657900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60214570A Granted JPS6276545A (ja) | 1985-09-30 | 1985-09-30 | 表示装置用駆動回路基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6276545A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02216129A (ja) * | 1989-02-17 | 1990-08-29 | Matsushita Electric Ind Co Ltd | 液晶画像表示装置およびその製造方法 |
| US5146301A (en) * | 1987-10-15 | 1992-09-08 | Sharp Kabushiki Kaisha | Terminal electrode structure of a liquid crystal panel display |
| US5485019A (en) * | 1992-02-05 | 1996-01-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| US6839098B2 (en) * | 1987-06-10 | 2005-01-04 | Hitachi, Ltd. | TFT active matrix liquid crystal display devices |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS54154289A (en) * | 1978-05-26 | 1979-12-05 | Matsushita Electric Ind Co Ltd | Manufacture of thin-film transistor array |
-
1985
- 1985-09-30 JP JP60214570A patent/JPS6276545A/ja active Granted
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| Publication number | Publication date |
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