JPS6277715A - 波形整形回路 - Google Patents
波形整形回路Info
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- JPS6277715A JPS6277715A JP21830585A JP21830585A JPS6277715A JP S6277715 A JPS6277715 A JP S6277715A JP 21830585 A JP21830585 A JP 21830585A JP 21830585 A JP21830585 A JP 21830585A JP S6277715 A JPS6277715 A JP S6277715A
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- JP
- Japan
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- signal
- circuit
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- waveform
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- Pending
Links
- 238000007493 shaping process Methods 0.000 title claims abstract description 12
- 230000001934 delay Effects 0.000 claims 2
- 230000003247 decreasing effect Effects 0.000 abstract description 4
- 230000000979 retarding effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
- H03K5/082—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding with an adaptive threshold
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はデジタルデータ伝送回路の波形整形回路に関す
る。
る。
（従来の技術とその問題点）
従来このような波形整形回路の多くは、信号のピーク値
をホールドし、このホールド値の％のレベルを基準にし
てコンパレータに加え、このレベル以上では１、未満で
は０と判定させる。
をホールドし、このホールド値の％のレベルを基準にし
てコンパレータに加え、このレベル以上では１、未満で
は０と判定させる。
このような従来のピーク値ホールド方式の回路例として
は、たとえば第４図に示すようなものが知られている。
は、たとえば第４図に示すようなものが知られている。
この場合、入力端子３１からの信号の一方はコンパレー
タ３８の子端子に直接入力し、分岐点４０からの分岐信
号はコンデンサ３４によってピークホールドされる。ホ
ールドされたピーク値は利得１のバッファ３５を介し、
ボリウム３６によって２レベルとしてコンパレータ３８
の一端子に入力させて基準値とし、前記直接の入力信号
と比較して出力端子３９に出力させる。
タ３８の子端子に直接入力し、分岐点４０からの分岐信
号はコンデンサ３４によってピークホールドされる。ホ
ールドされたピーク値は利得１のバッファ３５を介し、
ボリウム３６によって２レベルとしてコンパレータ３８
の一端子に入力させて基準値とし、前記直接の入力信号
と比較して出力端子３９に出力させる。
この方法の欠点は、ピークホールドの時定数の決定が困
難である。即ちこのような回路では、コンデンサ３４．
抵抗３３によるピークホールドの特定数の設定を入力信
号に適正に対応した値にするのが困難で、実際上正確に
信号伝達が行われ轢くなり、時定数が長ずぎると信号レ
ベルの急変に追従出来ず、短すぎるとピーク、ボトムの
中間値としての基準レベルの役割が失われる。
難である。即ちこのような回路では、コンデンサ３４．
抵抗３３によるピークホールドの特定数の設定を入力信
号に適正に対応した値にするのが困難で、実際上正確に
信号伝達が行われ轢くなり、時定数が長ずぎると信号レ
ベルの急変に追従出来ず、短すぎるとピーク、ボトムの
中間値としての基準レベルの役割が失われる。
（問題を解決するための手段）
本発明は上述のような問題を解決し、ピークホールドせ
ずに波形整形を行う回路を提供することを目的とする。
ずに波形整形を行う回路を提供することを目的とする。
即ち、入力信号を遅延させる遅延回路を設け、この遅延
回路の出力を前記コンパレータの比較基準として用いる
ものである。
回路の出力を前記コンパレータの比較基準として用いる
ものである。
さらに波形により前記遅延回路の出力を結果的に圧縮す
る固定レベル付与回路も設け、この固定レベル付与回路
の出力を前記コンパレータの比較基準として用いるもの
である。
る固定レベル付与回路も設け、この固定レベル付与回路
の出力を前記コンパレータの比較基準として用いるもの
である。
（作用）
」二連のように設定困難なピークホールド値を用いずに
、入力信号を遅延させ、もしくは更に圧縮して比較箪準
信号として用いるので、この基準信号レベルに対し入力
信号レベルが増大の時はＯＮ、減少の時はＯＦＦとなる
ようにすることにより、相当に歪んだ入力信号にだいし
ても確実に入力信号に対応した矩形波を得ることが出来
る。
、入力信号を遅延させ、もしくは更に圧縮して比較箪準
信号として用いるので、この基準信号レベルに対し入力
信号レベルが増大の時はＯＮ、減少の時はＯＦＦとなる
ようにすることにより、相当に歪んだ入力信号にだいし
ても確実に入力信号に対応した矩形波を得ることが出来
る。
（実施例）
第１図は本発明の実施例の回ｖ８構成図である。
入力端子１から入った信号を分岐点１０で分岐し、抵抗
２，３で構成された分圧回路１１でピーク値を分割、レ
ベルダウンし、抵抗２及び３とｍｌンデンサ４で構成さ
、れた遅延回路１２で遅延する。この信号を利得１のバ
ッファ５を経由してボトム側の固定レベルを固定レベル
付与回路にで付与し、コンパレータ８へ比較基準レベル
として供給Ｌ７、出力端子９に波形整形された出力波形
として出力する。
２，３で構成された分圧回路１１でピーク値を分割、レ
ベルダウンし、抵抗２及び３とｍｌンデンサ４で構成さ
、れた遅延回路１２で遅延する。この信号を利得１のバ
ッファ５を経由してボトム側の固定レベルを固定レベル
付与回路にで付与し、コンパレータ８へ比較基準レベル
として供給Ｌ７、出力端子９に波形整形された出力波形
として出力する。
かかる如き本発明の回路構成によれば、ご１ンパレータ
８に入る信号の一部を分岐して、これをＣ３Ｒで構成し
た遅延回路１２に入力し、該遅延回１ｔ’８１２の出力
を基準レベルとするので、基準レベルに対し信号レベル
が増大した時点でＯＮとなって出力波形が立上がり、逆
に減少した時点でＯＦＦとなって出力波形は立下がる。
８に入る信号の一部を分岐して、これをＣ３Ｒで構成し
た遅延回路１２に入力し、該遅延回１ｔ’８１２の出力
を基準レベルとするので、基準レベルに対し信号レベル
が増大した時点でＯＮとなって出力波形が立上がり、逆
に減少した時点でＯＦＦとなって出力波形は立下がる。
本発明の特徴的な構成はこの部分にあり、実際にはピー
クレベルの平坦部（飽和状態）とボトムレベルの平坦部
（基準状！ｆ３）が存在する場合があるが、この場合１
コはピーク側は基準レベルを抵抗比でレベルダウンする
か、又は遅延回路のロスでレベルダウンする。又ボトム
側は０レベルよりやや高いレベルを基準状態とした固定
レベルを付加することにより、どんな入力波形に対して
も波形整形が可能となる。
クレベルの平坦部（飽和状態）とボトムレベルの平坦部
（基準状！ｆ３）が存在する場合があるが、この場合１
コはピーク側は基準レベルを抵抗比でレベルダウンする
か、又は遅延回路のロスでレベルダウンする。又ボトム
側は０レベルよりやや高いレベルを基準状態とした固定
レベルを付加することにより、どんな入力波形に対して
も波形整形が可能となる。
第２図は上記回路の各部の動作を示す信号波形の関係を
示す。第１図の入力端子１ （（ａ１点〕の入力信号
２１〔第２図（ａ）〕は分圧回路１１と遅延回路１２を
介して第１図（ｂｌ点に遅延信号波形２２〔第２図（ｂ
）〕を生ずる。この波形２２のピーク値は抵抗２．３で
構成されている分圧回路１】でレベルダウンされて、第
２図（ｂｌに示すように入力信号波形２１（破線）のピ
ーク値よりやや低い値に設定される。この遅延信号はバ
ッファ５を介して固定レベル付与回路６により、第２図
（Ｃ）に示すように入力信号波形２１（破線）００レベ
ルよりもやや高い基準状態の固定レベルにボトム側が設
定され、結果的に入力信号が圧縮された形感の比較基準
信号波形２３（第１図（Ｃ１点〕として、コンパレータ
８に与えられる。
示す。第１図の入力端子１ （（ａ１点〕の入力信号
２１〔第２図（ａ）〕は分圧回路１１と遅延回路１２を
介して第１図（ｂｌ点に遅延信号波形２２〔第２図（ｂ
）〕を生ずる。この波形２２のピーク値は抵抗２．３で
構成されている分圧回路１】でレベルダウンされて、第
２図（ｂｌに示すように入力信号波形２１（破線）のピ
ーク値よりやや低い値に設定される。この遅延信号はバ
ッファ５を介して固定レベル付与回路６により、第２図
（Ｃ）に示すように入力信号波形２１（破線）００レベ
ルよりもやや高い基準状態の固定レベルにボトム側が設
定され、結果的に入力信号が圧縮された形感の比較基準
信号波形２３（第１図（Ｃ１点〕として、コンパレータ
８に与えられる。
従って出力端子９〔第１図ｉｄ１点〕には、入力信号波
形２１が比較基準信号波形２３に対し下方から交叉した
時点で立ち上がり、同様に−１一方から交叉した時点で
立ち下がる矩形波２４〔第２図（ｄ）〕が出力される。
形２１が比較基準信号波形２３に対し下方から交叉した
時点で立ち上がり、同様に−１一方から交叉した時点で
立ち下がる矩形波２４〔第２図（ｄ）〕が出力される。
なお本発明によれば入力信号として正弦波、三角波等の
飽和値のない波形の場合の整形においては、前記の圧縮
操作は必ずしも必要ではない。第３図は上述の状態を示
したもので、正弦波の場合を示している。
飽和値のない波形の場合の整形においては、前記の圧縮
操作は必ずしも必要ではない。第３図は上述の状態を示
したもので、正弦波の場合を示している。
（発明の効果）
上述のようにデジタル化した矩形波が三角波又は正弦波
の様に変形してしまっていても、その変化を捉えて安定
して、確実に再整形することが出来る。また部分的に波
形のなまっているものも、増加傾向になまった部分はＯ
Ｎ、減少傾向になまった部分はＯＦＦとなるため、いか
なる場合でも波形整形が容易に出来る。
の様に変形してしまっていても、その変化を捉えて安定
して、確実に再整形することが出来る。また部分的に波
形のなまっているものも、増加傾向になまった部分はＯ
Ｎ、減少傾向になまった部分はＯＦＦとなるため、いか
なる場合でも波形整形が容易に出来る。
第１図は本発明の実施例の回路構成図、第２図は各部の
信号波形図、第３図は本発明の場合の正弦波の時の信号
波形図、第４図は従来の回路構成図である。 ６：固定レベル付与回路、８：コンパレータ。
信号波形図、第３図は本発明の場合の正弦波の時の信号
波形図、第４図は従来の回路構成図である。 ６：固定レベル付与回路、８：コンパレータ。
Claims (1)
- 【特許請求の範囲】 １）コンパレータを使用して波形整形を行う回路におい
て、入力信号を遅延させる遅延回路を設け、この遅延回
路の出力を前記コンパレータの比較基準として用いるこ
とを特徴とする波形整形回路。 ２）コンパレータを使用して波形整形を行う回路におい
て、入力信号を遅延させる遅延回路と、この遅延回路の
出力を結果的に圧縮する固定レベル付与回路とを設け、
この固定レベル付与回路の出力を前記コンパレータの比
較基準として用いることを特徴とする波形整形回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21830585A JPS6277715A (ja) | 1985-09-30 | 1985-09-30 | 波形整形回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21830585A JPS6277715A (ja) | 1985-09-30 | 1985-09-30 | 波形整形回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6277715A true JPS6277715A (ja) | 1987-04-09 |
Family
ID=16717756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21830585A Pending JPS6277715A (ja) | 1985-09-30 | 1985-09-30 | 波形整形回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6277715A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02239752A (ja) * | 1989-02-03 | 1990-09-21 | Digital Equip Corp <Dec> | 同軸ケーブルでの高帯域幅信号の伝送 |
| US5210397A (en) * | 1990-05-03 | 1993-05-11 | Psc, Inc. | Differentiating and integrating circuit for translating bar code signals into corresponding pulses |
| US5359238A (en) * | 1992-08-04 | 1994-10-25 | Ford Motor Company | Analog to digital interface circuit with internal resistance compensation and integrity verification |
| US5471167A (en) * | 1993-08-13 | 1995-11-28 | Motorola, Inc. | Circuit for use with a feedback arrangement |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50120955A (ja) * | 1974-03-09 | 1975-09-22 | ||
| JPS5225531A (en) * | 1975-08-21 | 1977-02-25 | Fuji Electric Co Ltd | Integration type floating comparator |
-
1985
- 1985-09-30 JP JP21830585A patent/JPS6277715A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50120955A (ja) * | 1974-03-09 | 1975-09-22 | ||
| JPS5225531A (en) * | 1975-08-21 | 1977-02-25 | Fuji Electric Co Ltd | Integration type floating comparator |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02239752A (ja) * | 1989-02-03 | 1990-09-21 | Digital Equip Corp <Dec> | 同軸ケーブルでの高帯域幅信号の伝送 |
| US5210397A (en) * | 1990-05-03 | 1993-05-11 | Psc, Inc. | Differentiating and integrating circuit for translating bar code signals into corresponding pulses |
| US5359238A (en) * | 1992-08-04 | 1994-10-25 | Ford Motor Company | Analog to digital interface circuit with internal resistance compensation and integrity verification |
| US5471167A (en) * | 1993-08-13 | 1995-11-28 | Motorola, Inc. | Circuit for use with a feedback arrangement |
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