JPS6281765A - シリコン基板上の炭化シリコンデバイスの製造方法 - Google Patents
シリコン基板上の炭化シリコンデバイスの製造方法Info
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- JPS6281765A JPS6281765A JP60222955A JP22295585A JPS6281765A JP S6281765 A JPS6281765 A JP S6281765A JP 60222955 A JP60222955 A JP 60222955A JP 22295585 A JP22295585 A JP 22295585A JP S6281765 A JPS6281765 A JP S6281765A
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- silicon substrate
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
- H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
- H10D62/8325—Silicon carbide
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- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は高温動作が可能な炭化シリコン（ＳｉＣ）デバ
イスの製造方法に関し、特にシリコン（Ｓｉ）基板上に
成長させたＳｉＣを用いたＳｉＣデバイスの製造方法に
関する。
イスの製造方法に関し、特にシリコン（Ｓｉ）基板上に
成長させたＳｉＣを用いたＳｉＣデバイスの製造方法に
関する。
［従来の技術］
ＳｉＣは高温での動作が可能な半導体である。
ＳｉＣをＳｉ基板上に成長させる技術は近年とみに発展
し、例えば面方位（１００）のＳｉ基板上に５ｉＨａと
Ｚ３８Ｂを用いて化学気相成長法により、ＳｉＣを５〜
ｉｏｐｍ成長させることが可能になっている。しかしＳ
ｉ基板とＳｉＣとの熱膨張係数の差および格子Ｓｉ基板
を溶解して得たＳｉＣ薄片で行われなければなら・ない
という不便があった。
し、例えば面方位（１００）のＳｉ基板上に５ｉＨａと
Ｚ３８Ｂを用いて化学気相成長法により、ＳｉＣを５〜
ｉｏｐｍ成長させることが可能になっている。しかしＳ
ｉ基板とＳｉＣとの熱膨張係数の差および格子Ｓｉ基板
を溶解して得たＳｉＣ薄片で行われなければなら・ない
という不便があった。
また絶縁層としてＳｉＣ表面を酸化して得られる５ｉ０
２膜を利用する場合、ＳｉＣの酸化速度がＳｉに比べて
非常に遅く、十分な厚さの５ｉ０２膜が得にくいので、
ＭＯＳ ）ランジスタその他のデバイスが作製し難いと
いう欠点があった。
２膜を利用する場合、ＳｉＣの酸化速度がＳｉに比べて
非常に遅く、十分な厚さの５ｉ０２膜が得にくいので、
ＭＯＳ ）ランジスタその他のデバイスが作製し難いと
いう欠点があった。
［発明が解決しようとする問題点］
本発明は、このようなＳｉ基板上に成長させたＳｉＣに
生じ易いクラックの発生を防止し、また電気的特性評価
やデバイス作製に必要な配線の絶縁、デバイスのアイソ
レーションに必要な絶縁のソ基板上に炭化シリコン層を
成長させ、成長させ覧炭化シリコン層の一部を除去して
シリコン基板の表面を露出させ、残された炭化シリコン
層の表面および露出されたシリコン基板の表面に酸化シ
リコン膜を形成し、シリコン基板上の酸化シリコン膜を
残された炭化シリコン層に形成するデバイスの配線のた
めの絶縁層とすることを特徴とする。
生じ易いクラックの発生を防止し、また電気的特性評価
やデバイス作製に必要な配線の絶縁、デバイスのアイソ
レーションに必要な絶縁のソ基板上に炭化シリコン層を
成長させ、成長させ覧炭化シリコン層の一部を除去して
シリコン基板の表面を露出させ、残された炭化シリコン
層の表面および露出されたシリコン基板の表面に酸化シ
リコン膜を形成し、シリコン基板上の酸化シリコン膜を
残された炭化シリコン層に形成するデバイスの配線のた
めの絶縁層とすることを特徴とする。
［作用］
本発明によれば、Ｓｉ基板上にセルファライン的の良好
な絶縁を確保することができる。
な絶縁を確保することができる。
いた化学気相成長法によって、Ｓｉ０層２０を０．５ｇ
ｍ程度の厚さを成長させる（第１図（Ａ） ） 。
ｍ程度の厚さを成長させる（第１図（Ａ） ） 。
次にＳｉＣ層上にフォトレジストによるマスクを設け、
フロンおよび酸素によるプラズマエツチングを行って必
要な形状および個数のＳｉＣの島を残してＳｉＣ層を除
去する（第１図（Ｂ））、図には便宜上１個の島のみを
示す。
フロンおよび酸素によるプラズマエツチングを行って必
要な形状および個数のＳｉＣの島を残してＳｉＣ層を除
去する（第１図（Ｂ））、図には便宜上１個の島のみを
示す。
次に水蒸気雰囲気中で１１５０°Ｃ約３０分加熱し。
熱酸化を行う（第１図（Ｃ））、この酸化によって形成
される５ｉ０２膜１１の厚さはＳｉＣ２０上では約０．
０５ｇｍであるが、Ｓｉ １０上ではその約１０倍の０
．５５ ｐＬｍに達する。
される５ｉ０２膜１１の厚さはＳｉＣ２０上では約０．
０５ｇｍであるが、Ｓｉ １０上ではその約１０倍の０
．５５ ｐＬｍに達する。
う１ンジスタ、集積回路などを設けたＳｉＣデバイスを
容易に製造することができる。
容易に製造することができる。
こうしてＳｉ基板上に設けたＳｉＣをｎ層とするＭＯＳ
ＦＥＴを作製する例を第２図（Ａ）ないしくＥ）を参照
して説明する。第１図（Ｃ）に示したＳｉＣを用い、表
面のＳ ｉ０２層をＳｉＣ２０の表面が露出するまで１
例えば（ＮＨ４Ｆ ＋ＨＦ）液を用いてエツチングし除
去する（第２図（Ａ））。
ＦＥＴを作製する例を第２図（Ａ）ないしくＥ）を参照
して説明する。第１図（Ｃ）に示したＳｉＣを用い、表
面のＳ ｉ０２層をＳｉＣ２０の表面が露出するまで１
例えば（ＮＨ４Ｆ ＋ＨＦ）液を用いてエツチングし除
去する（第２図（Ａ））。
露出されたＳｉＣ上およびＳｉ基板上のＳ ｉ０２の上
に、例えばＳｉＨ４の熱分解による化学気相成長法によ
って、多結晶Ｓｉ層３ｏを０．５ルｍ厚程度成長させる
（第２図（Ｂ））、この時多結晶Ｓｉ層３０にはＳｉＣ
２０に対してアクセプタとなる不純物、例えばＡｆＬを
添加しておく。
に、例えばＳｉＨ４の熱分解による化学気相成長法によ
って、多結晶Ｓｉ層３ｏを０．５ルｍ厚程度成長させる
（第２図（Ｂ））、この時多結晶Ｓｉ層３０にはＳｉＣ
２０に対してアクセプタとなる不純物、例えばＡｆＬを
添加しておく。
次に多結晶Ｓｉ層３０をソースおよびドレイン電極とし
て用いるため、多結晶Ｓｉ ３０のゲート電極にヲ１ 一相当する部分その他不要部分を除去する（第２図゛、
１ １ＩＣ） ）、多結晶Ｓｉの除去は、腐食剤として例え
ば暑 い、 ５ｉ０２膜３１を形成する（第２図（Ｄ））、
形成されたＳ ｉ０２膜３１の厚さは多結晶Ｓｉ ３０
の上では約０．５ ｇｒｎ 、 ＳｉＣ２０の上では
約４００人である。
て用いるため、多結晶Ｓｉ ３０のゲート電極にヲ１ 一相当する部分その他不要部分を除去する（第２図゛、
１ １ＩＣ） ）、多結晶Ｓｉの除去は、腐食剤として例え
ば暑 い、 ５ｉ０２膜３１を形成する（第２図（Ｄ））、
形成されたＳ ｉ０２膜３１の厚さは多結晶Ｓｉ ３０
の上では約０．５ ｇｒｎ 、 ＳｉＣ２０の上では
約４００人である。
先に多結晶Ｓｉ ３０中に添加しておいた不純物はこの
熱酸化中にＳｉＣ中に拡散してソースおよびドレイン領
＠５１ 、５２が形成される。 ５ｉ０２膜３１のう
ちＳｉＣ２０の上の薄い部分はゲート絶縁膜として、多
結晶Ｓｉ ３０の上の厚い部分は、後に形成するゲート
金属等の電極に対する絶縁層として用いられる。
熱酸化中にＳｉＣ中に拡散してソースおよびドレイン領
＠５１ 、５２が形成される。 ５ｉ０２膜３１のう
ちＳｉＣ２０の上の薄い部分はゲート絶縁膜として、多
結晶Ｓｉ ３０の上の厚い部分は、後に形成するゲート
金属等の電極に対する絶縁層として用いられる。
多結晶５ｉ３０．３０の一上部の５ｉ０２膜３１に、Ｃ
Ｆ。
Ｆ。
を用いたプラズマエツチングあるいは（ＮＨ４Ｆ ＋Ｈ
Ｆ）液を用いた湿式エツチングなどによってコンに却下
してソース電極４１（４３）、ドレイン・電極４３（４
１）、ゲート電極４２として、ＰチャネルＭＯ３ＦＥＴ
が完成する（第２図（Ｅ））。
Ｆ）液を用いた湿式エツチングなどによってコンに却下
してソース電極４１（４３）、ドレイン・電極４３（４
１）、ゲート電極４２として、ＰチャネルＭＯ３ＦＥＴ
が完成する（第２図（Ｅ））。
一方５ｉ０７膜３１を形成する工程（第２図（０））に
おいて、 １０００℃以下の低温で絶縁膜を形成した場
合は多結晶５１３０中に添加しておいた不純物はＳｉＣ
中へは殆んど拡散せず、むしろ多結晶Ｓｉ ３０はＳｉ
Ｃとオーム性接触を示すので、上記一連の製造工程によ
りｎチャネルのＭＯＳＦＥＴを形成することができる。
おいて、 １０００℃以下の低温で絶縁膜を形成した場
合は多結晶５１３０中に添加しておいた不純物はＳｉＣ
中へは殆んど拡散せず、むしろ多結晶Ｓｉ ３０はＳｉ
Ｃとオーム性接触を示すので、上記一連の製造工程によ
りｎチャネルのＭＯＳＦＥＴを形成することができる。
第２図において、Ｓ１基板上に成長させたＳｉＣにＰチ
ャネルとに０９ＦＥＴを形成した例を示したが、本発明
のＳｉＣデバイスはこの例に限られるものではない。
ャネルとに０９ＦＥＴを形成した例を示したが、本発明
のＳｉＣデバイスはこの例に限られるものではない。
［発明の効果］
以上説明したように、Ｓｉ基板上に成長させた一−Ｓｉ
Ｃの一部をエツチングによって除去した後に
Ｃの一部をエツチングによって除去した後に
第１図（Ａ）ないしくＣ）は本発明の詳細な説明する部
分断面図、 第２図（Ａ）ないしくＥ）は本発明を用いてＭＯＳＦＥ
Ｔを作成する例を示す部分断面図である。 １０・・・Ｓｉ基板、 １１ 、３１・・・５１０２． ２０・・・ＳｉＣ， ３０・・・多結晶Ｓ１． ４１・・・ソース（ドレイン）電極、 ４２・・・ゲート電極、 ４３・・・ドレイン（ソース）電極、 ５１・・・ソース（ドレイン）、 第１図
分断面図、 第２図（Ａ）ないしくＥ）は本発明を用いてＭＯＳＦＥ
Ｔを作成する例を示す部分断面図である。 １０・・・Ｓｉ基板、 １１ 、３１・・・５１０２． ２０・・・ＳｉＣ， ３０・・・多結晶Ｓ１． ４１・・・ソース（ドレイン）電極、 ４２・・・ゲート電極、 ４３・・・ドレイン（ソース）電極、 ５１・・・ソース（ドレイン）、 第１図
Claims (1)
- 【特許請求の範囲】 炭化シリコン層を成長させたシリコン基板において、前
記成長させた炭化シリコン層の一部を除去して前記シリ
コン基板の表面を露出させ、 残された前記炭化シリコン層の表面および前記露出され
たシリコン基板の表面に酸化シリコン膜を形成し、 前記シリコン基板上の酸化シリコン膜を前記残された炭
化シリコン層に形成するデバイスの配線のための絶縁層
とすることを特徴とするシリコン基板上の炭化シリコン
デバイスの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60222955A JPH0644569B2 (ja) | 1985-10-07 | 1985-10-07 | シリコン基板上の炭化シリコンデバイスの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60222955A JPH0644569B2 (ja) | 1985-10-07 | 1985-10-07 | シリコン基板上の炭化シリコンデバイスの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6281765A true JPS6281765A (ja) | 1987-04-15 |
| JPH0644569B2 JPH0644569B2 (ja) | 1994-06-08 |
Family
ID=16790494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60222955A Expired - Lifetime JPH0644569B2 (ja) | 1985-10-07 | 1985-10-07 | シリコン基板上の炭化シリコンデバイスの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644569B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008510316A (ja) * | 2004-08-16 | 2008-04-03 | マイクロン テクノロジー インコーポレイテッド | アレイトランジスタ用のエピタキシャルｓｉｃおよび／または炭化チャンネルを有する低暗電流の画像センサ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS547883A (en) * | 1977-06-20 | 1979-01-20 | Nec Corp | Semiconductor device and its manufacture |
| JPS59155943A (ja) * | 1983-02-25 | 1984-09-05 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1985
- 1985-10-07 JP JP60222955A patent/JPH0644569B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS547883A (en) * | 1977-06-20 | 1979-01-20 | Nec Corp | Semiconductor device and its manufacture |
| JPS59155943A (ja) * | 1983-02-25 | 1984-09-05 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008510316A (ja) * | 2004-08-16 | 2008-04-03 | マイクロン テクノロジー インコーポレイテッド | アレイトランジスタ用のエピタキシャルｓｉｃおよび／または炭化チャンネルを有する低暗電流の画像センサ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0644569B2 (ja) | 1994-06-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |