JPS6282716A - 信号遅延用ｃｍｏｓ集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ＣＭＯＳゲート回路を用いた二値化信号の
遅延回路をＩＣ化するにあたり、効率的なＩＣパターン
を実現するとともに、ＩＣ化にともなう遅延出力の波形
歪（遅延時間歪）を減少させるようにした信号遅延用Ｃ
ＭＯＳ集積回路に関する。

〔従来の技術〕

ＣＭＯＳゲート回路は第２図に示すように、Ｐチャンネ
ルＭＯ８−ＦＥＴ１２とＮチャンネルＭＯ８−ＦＥＴ１
４をゲートどうし、ドレインどうしを互いに接続し、ソ
ースに電源電圧■。、。

ｖ８８をそれぞれ印加し、入力端子１３を介してゲート
に信号を入力し、トレインから出力端子１５に入力信号
の反転信号を取り出すようにしたものである。

このＣＭＯＳゲート回路１０においては、入力と出力間
に１！延時間が生じる。この遅延時間は、第３図に示す
ように、電源電圧■。Ｄ−ＶＳ８に依存し、電源電圧ｖ
００−　ＶＳ２が小さいほど遅延時間は大きく、その変
化率も大きい。これは、電源電圧ｖｏｏ　−■ｓｓによ
って素子のフンダクタンスが変化するためである。した
がって、この性質を利用して電源電圧ＶＤＤ−ｖＳ８の
大きさにより、任意の遅延時間に制御することができる
。

このようなＣＭＯＳゲート回路１０を用いた信＠遅延回
路によれば、例えば、時間軸にアナログ情報を含むパル
ス周波数変調信号を遅延させる技術（例えば、ビデオデ
ィスク再生装置における再生映像信号中のジッタ（時間
軸のゆらぎ）の吸収）に利用することができる。これは
、ジッタが含まれた再生映像信号をＣＭＯＳゲート回路
に入力し、そこから出力される映像信号からカラーバー
スト信号を抽出し、これをカラーバーストのサブキャリ
アに対応した３、５８Ｍ１ｌＺの水晶発振クロックと位
相比較し、その位相誤差に応じてＣＭＯＳゲート回路の
電源電圧■。Ｄ”−ＶＳ８を制御することにより、ＣＭ
ＯＳゲート回路からジッタの吸収された映像信号を出力
させるものである。

ところで、長い遅延時間を必要とする場合は、第４図に
示すように、ＣＭＯＳゲート回路１０を多段接続すれば
よいが、これをＩＣ化する場合、電源ライン１５．１６
を長い距離にわたって引き回さなければならない。とこ
ろが、ＩＣ化すると電源ライン１５．１６の幅が減少し
、これに伴ない電源ラインのインピーダンスが増大する
ので、不測のＮ原電圧変化をもたらし、遅延時間制御が
不正確となる。

そこで、この発明では、後述するように、ＣＭＯＳゲー
ト回路の多段接続による連続パターンを折返し構成とす
ることにより、これを解決している。

しかし、折返し構成とすると、これに伴ない次のような
不都合が生じる可能性がある。

■　不用意に折曲げると、入力波形の立上り部分、立下
り部分に対する回路全体での遅延時間Ｔ、。

Ｔ、に相違を生じ易く、出力波形の歪（デユーティの変
化）となってしまい、時間軸上に情報を有する前述のよ
うなビデオディスク再生信号を扱う際には使いものにな
らなくなってしまう。

■　折曲げ部分にて、動作入力周波数の上限が下がって
しまう。

■　周期性の入力信号に対して、同時に多数のＣＭＯＳ
ゲートが動作し、動作電流集中による不測の電圧低下を
引き起こし、遅延時間制御が不正確となる。

〔発明が解決しようとする問題点〕

この発明は、前記従来の技術における問題点を解決しよ
うとするもので、ＣＭＯＳゲート回路の多段接続による
連続パターンを折返し構成とすることにより、電源ライ
ンの短縮化を可能にして同ラインのインピーダンス増大
を防止するとともに、折返し構成に伴う出力波形歪の発
生を防止した信号遅延用ＣＭＯ８集積回路を提供しよう
とするものである。〔問題点を解決するための手段〕こ
の発明は、ＣＭＯＳゲート回路の多段接続構成を、折り
返しパターンとして集積回路基板上に配置し、この折り
返しパターンを形成する各列を、奇数個の段数のＣＭＯ
Ｓゲート回路で構成するようにしたものである。

（作　用） この発明の前記解決手段によれば、折り返し構造とする
ことにより、電源ライン（Ｖ、、、　ＶＳ８）もそれぞ
れをくし歯状でかつ互い違いに、対向させるという引回
しが可能になり、Ｎ源うインのインピーダンス増大の悪
影警を可及的に小さくすることができる。

また、各列を奇数個のＣＭＯＳゲート回路で構成するこ
とにより、折り返し部分で生じる遅延時間バラつき要素
を効果的に打ち消し合わせることができ、回路全体とし
ての立上り、立下り遅延時間（Ｔ　　、ＴＦ＞を等しく
させることができ、出力源形歪の発生を防止することが
できる。

なお、以下の実施例では、各列の終段に電流供給能力の
大きいＣＭＯＳゲート回路を配置することにより、折り
返し部の負荷容酊増大にともなう同ＣＭＯＳゲートの動
作スピード低下を防ぎ、入力信号の高速変化に対する追
従性の低下を防止いる。つまり、動作可能上限周波数が
下らず、高速入力も波形歪なく伝送可能となる。

また、各列をそれぞれ奇数個の段数を有する奇数個のブ
ロックに区分し、これら各ブロックの終段には、電流供
給能力の大きいＣＭＯＳゲート回路を配置することによ
り、入力信号の周期が各段の遅延時間の整数倍であるか
ないかによらず周期性入力に対しても、各ＣＭＯＳゲー
ト素子の動作タイミングが相互にズしたものとなり、動
作電流の集中化が生じにくい。したがって、電源電圧■
８８．ｖ８３の変化がなく、不測の遅延時間の変化を防
止して入出力間の波形歪のない伝送が可能となる。また
、この場合各ブロックの段数を相異なる奇数個とするこ
とにより、所定帯域内の周波数の入力全てに対しこの効
果がもたらされる。

〔実施例〕

この発明による信号遅延用ＣＭＯ８集積回路のチップパ
ターンの一例を第１図に示す。

このチップパターンは、短冊状に示された小片２０が個
々のＣＭＯＳゲート回路である。各列２２は、奇数個の
ＣＭＯＳゲート回路２０を縦列接続して構成され、端部
において折返して次列に接続されて、全体として１本の
遅延回路の連続パターンを構成している。そして、入力
端子２４から二値化信号を入力すると、出力端子２６か
らその遅延出力が取り出される。

電源ライン２８は、母線２８ａからくし歯状の枝線２８
ｂが引き出され、端子２８ｃから各列２２に電源電圧■
８ｓを供給している。電源ライン３０は、母線３０ａか
らくし歯状の枝線３０ｂが前記枝線３８ｂと互い違いに
対向するように引き出され、端子３０Ｇから各列２２に
電源電圧Ｖ、。

を供給している。これら電源電圧ＶＤＯ”　３３により
遅延時間が制御される。

各列２２におけるＣＭＯＳゲート回路２０の段数は奇数
個で、この実施例では２３１段としている。また、列２
２の数は、この実施例では４４列としている。

ここで、各列２２を構成する個々のＣＭＯＳゲート回路
２０のチップパターンについて説明する。

ここでは、ＣＭＯＳゲート回路２０のチップパターンと
して、Ａタイプ（小電流用）と、Ｂタイプ（大電流用）
の２つのタイプが用意されている。

Ｂタイプは各列の終段および各列を奇数個の段数で分割
したブロックの終段に配Ｕされ、Ａタイプはそれ以外の
部分に配置される。また、チップパターンは、ここでは
２個のＣＭＯＳゲート回路を１組どして構成している。

２個の組合せとしては、Ａ−Ａ　（Ａタイプどうしの組
合せ）、Ａ−Ｂ（Ａタイプの後にＢタイプがくる組合せ
）、Ｂ−Ａ（Ｂタイプの後にＡタイプがくる組合せ）が
ある。

なお、各列は奇数段のＣＭＯＳゲート回路で構成されて
いるので、Ｂタイプ１個のパターンを用怠し、これを各
列の最終段に用いるようにする。

Ａ−Ｂタイプのチップパターンの一例を第５図に示す。

また、その電気回路を第６図に示す。このＣＭＯＳゲー
ト回路は、ＡタイプのＣＭＯＳゲート回路２０−１と、
ＢタイプのＣＭＯＳゲート回路２ｏ−２とを縦続接続し
て構成されている。

従来のＣＭＯＳゲート回路のチップパターンは、Ｐチャ
ンネル側とＮ′ｆ−センネル側とが対称形状に構成され
ていたが、第５図のものではゲート以上がＰチ１１ンネ
ル側とＮチャンネル側で相違している。これは、対称形
状とすると、ＰチャンネルとＮチャンネルの特性の相違
により、出力の立上り特性と立下り特性に相違が出て、
前述したビデオディスク再生におけるパルス周波数変調
信号のジッタ吸収等に利用した場合、入出力パルス波形
のデユーティ比が変化してしまい、ディスク記録情報の
忠実な再生が困難となるためである。

そこで、第５図では、Ｎ、Ｐ各チャンネル素子のゲート
パターンの幅および長さを調整し、これら各チャンネル
素子に同一の外部電圧条件を与えたときにこれら各チャ
ンネル素子の動作電流値が等しくなるように設定してい
る。

ＣＭＯＳゲート回路２０−１は、ＰチャンネルＭＯ８−
ＦＥＴ１とＮチャンネルＭＯ８−ＦＥＴ２とで構成され
ている。入力信号は、端子２２から入力され、配線２４
を介して１段目２０−１のゲートＧＤ１．Ｇｏ１に印加
される。電源■［１０は、電極２６を介して、ソース５
ｌ）１に印加される。電極■　は、電極２８を介して、
ソースＳ。１に印加さＳ れる。そして、ドレインＤＤ　　の出力信号は、１１ｎ
１ 端子３０から配線３１を介して２段目２０−２のゲート
Ｇ、２．Ｇｏ２に印加される。

２段目２０−２では、電源■。０は、電極２６を介して
、ソースＳｐ２に印加される。電源Ｖ８８は、電極２８
を介してソースＳ。２印加される。そして、ドレインＤ
、）２．Ｄｏ２の出力信号は、端子３２を介して出力さ
れる。

ＡタイプのＣＭＯＳゲート回路２０−１は、Ｐチャンネ
ルＭＯ８−ＦＥＴＩとＮチャンネルＭＯ８−ＦＥＴ２に
共通の電”［１０，ＶＳＳを与えたとき、■　が等しく
なるように、ゲートＧ、１゜Ｇｏｌの幅（Ｗ）／長さく
Ｌ）を各チャンネル素子の構造と材質特性等から決まる
定数に′およびスレッショールド電圧ｖｔｈの値に応じ
て設定する。

その結果、ＮチャンネルＭＯ８ＦＥＴ１のＷ／Ｌは、Ｐ
チャンネルＭＯ３ＦＥＴ２のＷ／Ｌよりも小さくなる。

ゲートＧ、１．Ｇｏ１の寸法の一例を下表に示す。

但しｗ、Ｊｌは実効長さで、設計値Ｗ、Ｊｌよりも次式
で示されるように製造プロセスによって短くなる。

ｗ＝Ｗ−１，５ Ｊｌ　　＝Ｌ−１，０ ＢタイプのＣＭＯＳゲート回路２０−２は、Ｐチャンネ
ルＭＯ８−ＦＥＴ３とＮチャンネルＭＯ８−ＦＥＴ４に
共通の電源■。ｏ、■３８を与えたとき、■　が等しく
なるように、ゲートＧ、２゜”ｎ２の幅（Ｗ）／長さく
Ｌ）を各チャンネル素子のに′、Ｖｔｈの値に応じて設
定する。その結果、ＮチャンネルＭＯ３−ＦＥＴ３のＷ
／Ｌは、ＰチャンネルＭＯ８−ＦＥＴ４のＷ／Ｌよりも
小さくなる。

ゲートＧ、２．Ｇｏ２の寸法の一例を下表に示す。

なお、上記の設計、では、Ｂタイプは、Ａタイプに対し
て１．６倍の電流供給能力がある。

次に、これらのＣＭＯＳゲート回路２０を用いた第１図
のチップパターンの詳細について説明する。

（１）　　ＣＭＯＳゲート回路２０の配列、電源ライン
の構成 第１図のチップパターンの電気回路を第７図に示す。こ
のチップパターンは、ＣＭＯＳゲート回路２０を多段接
続した連続パターンを奇数個ずつ折返して構成したもの
で、入力端子２４から入力された信号が各段で遅延され
て、出力端子２６から出力される。これにより、限られ
たチップ基板上に多数のＣＭＯＳゲート回路２０を効率
的に配置することができる。

電源ライン２８は、母線２８ａからくし歯状の枝線２８
ｂが引き出され、各ＣＭＯＳゲート回路２０に電源電圧
■ＳＳを供給している。また、電源ライン３０は、母１
１３０ａからくし歯状の枝線２８ｂが引き出され、各Ｃ
ＭＯＳゲート回路２０に電源電圧■ＤＯを供給している
。

このような電源ライン２８．３０の構成によれば、母１
２８ａ、３０ａに対し、複数の枝線２８ｂ、３０ｂが引
き出されているので、２本の電源ラインで全ＣＭＯＳゲ
ート回路２０に電源電圧ＶＳＳ、ＶＤＤを供給するに比
べて、電源ラインの引き回し量を効率的に短かくでき、
電源ラインのインピーダンス増大を防止することができ
る。したがって、不測の電ＷＡＮ圧変化がなくなり、遅
延時間の制御性が良好となる。また、１つの枝ね２８ｂ
、３０ｂは、ＣＭＯＳゲート回路２０の２列分にのみ関
与するので、一部分での電圧変化が他の部分へ波及しに
くくなる。

（２）１つの列２２におけるＣＭＯＳゲート回路２０の
個数 各ＣＭＯＳゲート回路２０自体は、前述のごとく、Ｐｆ
ｔンネル、Ｎチャンネルの電流特性が同一となるように
、ゲート巾（Ｗ）／長さくＬ）が調整されている。しか
しながら、この調整によっでもわずかながら各ＣＭＯＳ
ゲート回路２０のｔ　（立上り反転動作に伴なう遅延時
間）およびｔｒ　　（立下り反転動作に伴なう遅延時間
）の差が生じ得ることは充分考えられる。

１列２２分の遅延時間（Ｔ、Ｔ、）を考察する。

（Ａ）　１つの列２２が偶数段のＣＭＯＳゲート回路２
０で構成されている場合 まず、単純に直線配置部分について考える。この場合、
第８図に示すように、２００段あるとする。

入力信号の立上り部分ａについての一列２２全体での遅
延時間Ｔ、！３よび入力信号の立下り部分すについての
一列２２全体での遅延時間Ｔｆは、Ｔ、−１００ｔ、＋
１００ｔ。

Ｔ、−１００ｔ　＋１００ｔ。

となる。

各段のＣＭＯＳゲート回路２０の立上り遅延時間ｔ、が
全段について等しく、かつ立下り遅延時間ｔｒも全段に
ついて等しいものとすれば、１゜＝ｔｆでなくても Ｔ　　＝Ｔ、（＝Ｔｏとする） であり、立上りと立下りの遅延時間の差ΔＴは、△Ｔ＝
Ｔｒ−Ｔ、＝０ となる。すなわち、入力波形と出力波形でデユーティの
変化（遅延時間歪）はない。

次に折返し部分３６を考慮すると、終段（第２００段）
では、折返し部分３６のパターン引回しにより、ほかの
通常部分の負荷容量を基準１とすれば、この折り返し部
分の負荷容量は（１＋Ｋ＞となり、すなわち、負荷容量
がＫだけ増大するので、遅延時間Ｔ、Ｔ、は、 Ｔｒ−１ｏｏｔｆ＋　＜１００十Ｋ）ｔ。

＝Ｔｏ＋Ｋｔ。

Ｔ、　＝１００ｔ、　＋　（１００＋Ｋ）臂＝Ｔｏ＋Ｋ
ｔ。

となり、各段の遅延時間がｔ　、　”　ｔ　１であれば
、ΔＴ＝Ｔ　　−Ｔ、＝、Ｏ となる。しかし、これは実際には実現しにくい。

したがって、通常は１　　＝１ｆであり、その場合「 立上りと立下りの遅延時間の差ΔＴは、ΔＴ−ＩＴ　　
−Ｔｆ　１−Ｋｌ　　（ｔ、−ｔ、）１となり、ｎ列あ
れば、チップ全体で ｎΔＴ＝ｎＫ　ｌ　　（ｔ、　　　ｔ、）ｌとなり、例
えばｎ＝４０．に＝０．２の場合は、ｎΔＴ＝８　ｌ　
　（ｔ、　−ｔ、　）　１となる。

したがって、１列が偶数段で構成されている場合は、 （各列終段ゲートのｔ、ｔｒの差）ＸＫだけ各列ごとに
差が出てしまい、さらにこれらは各列の全てで生じ、加
算されていくから、チップ全体としての立上りと立下り
の遅延時間の差は大きくなる。したがって、入出力波形
のデユーティ比が変化し、遅延時間歪が生じ、パルス周
波数変調信号では、変調成分の変化（時間軸歪）につな
かってしまう。

（Ｂ）　１つの列２２が奇数段のＣＭＯＳゲート回路２
０で構成されている場合 第９図に示すように１列２２が２０１段で構成されてい
るとする。

入力信号の立上り部分ａについての一列２２全体での遅
延時間Ｔｒ１および入力信号の立下り部分すについての
一列２２全体での遅延時間Ｔｆｌは、Ｔ、＝１００ｔ、
＋１００ｔ、＋ｔ、（１＋Ｋ）Ｔｆ１＝１００ｔ、＋１
００ｔ、＋ｔ、（１←Ｋ）となり、立上りと立下りの遅
延時間の差ΔＴ１は、ΔＴ１””ｒｌ　　’ｆ１ −ｔｆ　（１＋Ｋ）−ｔ、（１＋Ｋ） −列２２が奇数段で構成されているので、１つの列での
入力が立上りの場合は、次の列での入力は立下りとなる
。したがって次列での遅延時間Ｔ、２゜”ｒ２は、 Ｔ、２＝１００ｔ　　＋１００ｔ、＋ｔ、（１＋Ｋ）Ｔ
ｆ２．＝１００ｔ、　＋１００ｔ、＋ｔ、（１＋Ｋ）立
上りと立下りの遅延時間の差ΔＴ２は、八Ｔ２””ｒ２
　　”ｆ２ −ｔ、（１＋Ｋ）−ｔｆ　（１＋Ｋ） したがって、２列全体で考えると、立上りと立下りの遅
延時間の差は、 ６丁　＋ΔＴ２＝０ となり、打ち消される。したがって、１列２２が奇数段
で構成され、かつ１チツプの列数ｎが偶数であれば、チ
ップ全体での立上りと立下りの遅延時間の差はＯとなる
。つまり出力波形の遅延時間歪は全く生じない。また、
ｎが奇数であっても、１列２２分の遅延時間差ΔＴ１ま
たはΔＴ２しか生じない。

第１図の実施例では、１列２２の段数を２３１、チップ
全体での列数を４４とすることにより出力波形の遅延時
間歪を完全に打ち消している。

（３）　　各列の折返し部分３６での電流供給能力の増
大 前記（２）で−列２２の段数を奇数にすることにより、
入力信号の立上り部分と立下り部分に対する遅延時間差
を打消すようにしたが、各列ごとに折返し部分３６での
負荷容量の増大分に自体を打ち消すように構成すれば、
チップ全体としても（偶数列が奇数列かによらず）遅延
時間差をより完全になくすことができる。

そのためには、第１０図に示すように、各列終段のＣＭ
ＯＳゲート回路２０の電流供給能力を負荷容量増大分Ｋ
に合わせて大きくすればよい。すなわち前記第５図に示
すＢタイプ２０−２を使用して、ＣＭＯＳゲート回路の
ドライブ能力を、負荷容量増大分Ｋに合わせてＡタイプ
の１＋に倍とする。

さらに、このような構成をとることによって遅延し得る
入力信号の周波数上限の低下が生じなくなる効果もある
。すなわち、折返し部分３６のＣＭＯＳゲート回路の電
流供給能力が他と同じとすると、負荷容置がＫだけ増大
する分売放電に時間がかかり、その部分の遅延時間は他
より大となる。これは別の見方をすると、信号反転によ
り時間がかかるということであり、高い周波数の入力変
化には追従し得ないということである。すなわち折返し
部分３６を強化してやらないと、その部分がネックとな
って全体としての動作可能上限周波数が低下し、Ｒ悪の
場合、途中で信号が消滅してしまう。

そこで、前述のように各列の終段に電流供給能力の大き
いＢタイプのＣＭＯＳゲート回路２０−２を用いれば、
このような問題も解消することができる。

（５）　　列２２内のブロック分は 一様に同じ遅延時間を有するＣＭＯＳゲート回路を多数
縦続接続してなる遅延回路に、周期性を有する入力信号
が入力され、この周期が前記遅延時間の整数倍に一致す
るような場合、この整数個ごとのＣＭＯＳゲート回路は
常に同一タイミングにて動作することになる。ＣＭＯＳ
ゲート回路が動作する際には、第１１図に示すような動
作電流が電源ラインに流れるから、この場合同一タイミ
ングで動作する個数分の電流がそのタイミングで集中し
て電源ラインに流れることになる。そして、電源ライン
には、当然ある程度のインピーダンス分が存在するから
、電流の集中度合によっては、前記周期ごとに不測の電
ｍ電圧低下を引き起こし、遅延回路としての遅延時間制
御動作に悪影響を及ぼすことになる。特にビデオディス
ク等のパルス周波数変調信号は、規格上、周波数７．６
〜９．３Ｍ１−１ｚの間で種々周期が変化するから前記
遅延時間がどのような値であったとしても一様であるな
らば必ずいずれかの周波数にて前述したような動作電流
集中現象が生じてしまう。ところでこれら動作電流集中
現象は、第１２図（ａ）に示すように全く同じタイミン
グでＣＭＯＳゲート回路ａ、ｂ、ｃ、・・・・・・が立
上ったり立下ったりすることに基因するのであるから、
これを解消するにはこれらの間の動作タイミングを相互
にずらしてやれば良い。それには第１２図（ｂ）に示す
ように各ＣＭＯＳゲート回路ａ、ｂ、ｃの各間の遅延時
間が適当に異なるように設定してやる。

第１３図は、１段の遅延時間で２．９ｎｓであるＡタイ
プ２０−１を用い１列あたり２３１段で構成した場合に
、入力信号の周期に対して、電流ライン２８のある一つ
の枝線に関与する２列分の動作電流がどのように変化す
るかを示したものである。ここでは、前述した７、６〜
９．３ＭＨｚの範囲についＣ示しており、また、動作電
流の直流成分はカットして変化成分のみを示している。

図中上方に示す傾斜線は理論上２列内で起こり得る最大
電流集中段数く１段の動作電流値を基準１としたときこ
の段数が全電流値に対応している）を示すものである。

これによれば入力信号の周期が２．９ｎｓの整数倍であ
る１１０．２ｎｓ（３８段分の遅延時間に相当）、１１
３．１ｎｓ（３９段分）、１１６．０ｎｓ　（４０段分
）、１１８．９ｎｓ　（４１段分）、１２１．８ｎｓ（
４２段分）、１２４．７ｎｓ　（４３段分）、１２７．
６ｎｓ　（４４段分）、１３０．５ｎｓ（４５段分）で
動作電流集中が生じている。

そこで、第１４図に示すように、各列２２内を奇数個の
ＣＭＯＳゲート２０からなる奇数個のブロックに区分し
、その各ブロックの最後のゲートに電流供給能力の大き
い前記第５図のＢタイプ２０−２を配置して、非周ｍ構
造とすることにより、各列２２内の動作タイミングを適
当に変化させることができ、動作電流の集中化を防止で
きる。

特に、ブロック内の段数を相貫なる数にすれば、全周波
数範囲に対して分散させることができる。

この場合、段数を選定する考え方は、入力信号の周期変
化幅を各々２周期分まで考慮して、タイミングの一致し
にくいものを決定する。例えばビデオディスクの場合は
、１段分の遅延時間が２．９ｎｓとして、次表に示す段
数が２周期分までのタイミングの一致する段数である。

従って、各ブロックの段数としては、この表で示す段数
近辺を除外して、例えば第１４図に示すように、１列を
７３．５９，１５．１９．６５の組合せで構成すること
が考えられる。

この組合せにおける入力信号の周期に対する２列に対す
る動作電流の変化を第１５図に示す。これによれば、動
作電流が全周波数範囲にわたって分散していることがわ
かる。

なお、各ブロックを奇数段とし、その終段にＢタイプ２
０−２を配置したので、Ｂタイプ２〇−２だけについて
見れば、入力信号の立上り部分についての全体としての
遅延時間Ｔ、と立下り部分についての全体としての遅延
時間Ｔ「は一致しているから、出力での波形歪は生じな
い。また、列２２の途中にＢタイプ２０−２を配置して
も、Ｂタイプ２０−２は動作スピードが速いから、これ
による動作可能上限周波数への影響はない。

また、電流集中の問題は、枝線２８ｂ、３０ｂごとに考
えれば十分であるから１木の枝１２８　ｂ。

３０ｂが作用する２列を単位として上記処理を考えてお
けば十分である。

以上の各事項を考慮して構成した２列分のチップパター
ンの一例を第１６図に示す。第１６図において、ｒＡＢ
Ｊは第５図に示すＡタイプ２０−１とＢタイプ２０−２
の組合せパターン、ｒＢＡＪはその逆の組合せパターン
、ｒＡＡＪは２個のＡタイプの組合せパターン、ｒＢＪ
はＢタイプ２０−１単独のパターンである。

〔発明の効果〕

以上説明したように、この発明の前記解決手段によれば
、折り返し構造とすることにより、電源ラインもそれぞ
れをくし歯状でかつ互い違いに、対向させるという引回
しが可能になり、インピーダンス増大の悪影響を可及的
に小さくすることができる。

また、各列を奇数個のＣＭＯＳゲート回路で構成するこ
とにより、折り返し部分で生じる遅延時間バラつき要素
を効果的に打ち消し合わせることができ、回路全体とし
ての立上り、立下り遅延時間を等しくさせることができ
、出力波形歪の発生を防止することができる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すＩＣチップパター
ンを示す図である。 第２図は、ＣＭＯＳゲート回路を示す回路図である。 第３図は、ＣＭＯＳゲート回路の遅延特性を示す線図で
ある。 第４図は、ＣＭＯＳゲート回路の縦列接続を示す回路図
である。 第５図は、第１図のＩＣチップパターンで用いられる２
連のＣＭＯＳゲート回路のチップパターンを示す図であ
る。 第６図は、第５図のチップパターンの電気回路図である
。 第７図は、第１図のチップパターンの電気回路図である
。 第８図は、１列２２の段数が偶数の場合の各段の動作を
示す図である。 第９図は、１列２２の段数が奇数の場合の各段の動作を
示す図である。 第１０図は、列２２の終段に電流供給能力の大きいＢタ
イプのＣＭＯＳゲート回路２０−２を配した回路図であ
る。 第１１図は、ＣＭＯＳゲート回路の動作を示す波形図で
ある。 第１２図は、電流集中現象の説明図である。 第１３図は、１段の遅延時間が２．９ｎｓであるＡタイ
プのＣＭＯＳゲート回路２０−１で全段を構成した場合
に、入力信号の周期に対して、全体の動作電流がどのよ
うに変化するかを示す絵図である。 第１４図は、各列２２内を奇数個のＣＭＯＳゲート２０
からなる奇数個のブロックに区分し、その各ブロックの
最後のゲートに電流供給能力の大きいＢタイプのＣＭＯ
Ｓゲート回路２０−２を配置したものである。 第１５図は、第１２図の構成による入力信号の周期に対
する全体の動作電流の変化を示す絵図である。 第１６図は、第１図のチップパターンにおける２列分の
ＣＭＯＳゲート回路の配置を示す図である。 ２０・・・ＣＭＯＳゲート回路、２０−１・・・Ａタイ
プＣＭＯＳゲート回路、２０−２・・・ＢタイプＣＭＯ
Ｓゲート回路、２８．３０・・・電源ライン、２８ａ、
３０ａ−・・母線、２８ｂ、３０ｂ・・・枝線。 ＩＩＪ伽 Ｃ１ｐ　　　Ｌｌ　　　　　　　　　　　　　　　（ｌ
　　ｉ：Ｊｕ−豐銖

Claims (1)

1. 【特許請求の範囲】 １、ＣＭＯＳゲート回路の多段接続構成からなり、これ
   らＣＭＯＳゲート回路の電源電圧制御に応じて、二値化
   信号からなる入力を所定時間遅延して出力する信号遅延
   用ＣＭＯＳ集積回路において、 前記ＣＭＯＳゲート回路の多段接続構成は折り返しパタ
   ーンを有して集積回路基板上に配置され、前記折り返し
   パターンを形成する各列は、奇数個の段数のＣＭＯＳゲ
   ート回路からなることを特徴とする信号遅延用ＣＭＯＳ
   集積回路。 ２、前記各列の終段には、電流供給能力の大きいＣＭＯ
   Ｓゲート回路を配置したことを特徴とする特許請求の範
   囲第１項に記載の信号遅延用ＣＭＯＳゲート回路。 ３、前記各列は、それぞれ奇数個の段数を有する奇数個
   のブロックに区分され、これら各ブロックの終段には、
   電流供給能力の大きいＣＭＯＳゲート回路を配置したこ
   とを特徴とする特許請求の範囲第１項に記載の信号遅延
   用ＣＭＯＳゲート回路。 ４、前記各ブロックの段数は相異なる奇数個であること
   を特徴とする特許請求の範囲第３項に記載の信号遅延用
   ＣＭＯＳゲート回路。