JPH0644233B2 - 割込み回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は割込み回路に関する。

〔従来の技術〕

従来、マイクロコンピュータにおける割込み回路の機能
は、エッジトリガ型割込み機能と呼ばれ、外部から加え
られる信号の立上りあるいは立下りのエッジで割込み機
能が働くようになっている。この時、プログラムの流れ
はメイン動作を中断しある特定番地へ強制的に飛ぶ。従
って、この特定番地では割込み信号の処理を行うプログ
ラムが組み込まれる。つまり割込み回路の機能は通常の
メインの仕事よりも優先順位が高く、一般に不特定な時
間に入力され、しかもその信号のレベルが固定されない
パルス信号等の処理の仕事に利用される。このような種
類の信号としては、例えば、リモートコントロール信号
やＶＴＲ，オーディオ用カセットデッキ等のモータの回
転動作時に作られるパルス信号等がある。

〔発明が解決しようとする問題点〕

上述したように、従来のエッジトリガ型の割込み回路の
機能でリモート・コントロール信号、特に赤外線リモー
ト・コントロール信号を取り込むような場合、以下のよ
うな欠点が生じる。

遠隔操作方式における赤外線リモート・コントロールの
送信信号は、通常、遠隔操作を行う本体のデコーダ側で
は微弱な信号を受取ることとなる。このため、送信信号
を増幅し、デコード機能を行うマイクロコンピュータの
信号レベルにするための増幅器が必要となり、増幅器の
出力がマイクロコンピュータの割込み端子へ接続され
る。この増幅器は微弱な信号を受取る必要性から、かな
り高い増幅度が要求される。このため蛍光灯等が発する
ランダムな雑音に対しても応答してしまい、割込み端子
へ雑音も一緒に入力されることになる。

従来のエッジトリガ型の割込み回路では以上のような雑
音に対しても応答し、メインのプログラムの流れがたび
たび不必要に中断される。そこでプログラムを実行する
場合に、常に時間管理を行ない、雑音であるか、本当の
リモート・コントロール信号であるかを判断する必要が
ある。仮りに雑音が入力されたとすると、プログラムは
雑音であると判断し、リモート・コントロール信号の取
り込みを放棄し、ただちにメインの流れへ戻らなければ
ならない。もしプログラムにより時間管理がなされるダ
イナミック表示をメインのプログラムの流れで実行して
いると、入力端子に雑音が入力され、それが雑音である
と判断されるまでの間、表示の時間管理が中断される。
この結果、表示画面のちらつきが生じ見苦しいものとな
る。また本当のリモート・コントロール信号が入力され
たとしても、従来のエッジトリガ型の割込み回路である
とリモート・コントロール信号のスタートパルスが入力
されてから、エンドパルスが入力されるまで常にプログ
ラムによって時間管理を行ない、リモート・コントロー
ル信号のデータ解読を行なわなければならず、この時も
同様に表示のちらつき等が生じる。

一般にマイクロコンピュータには表示の時間管理だけで
なくリモート・コントロールの信号、つまり割込み信号
の処理を行ないながら他の処理も並列して行なわせる要
求が多い。このような場合、従来の割込み回路の方式で
は、プログラムはさらに複雑になり、ソフトウェアにか
かる負担は増大する。極端な場合、要求される仕様が達
成できないこともしばしばである。

本発明の目的は、割込み処理の為に使われるソフトウェ
アの負担を軽減出来る割込み回路を提供することにあ
る。

〔問題点を解決するための手段〕

本発明の割込み回路は、縦属接続された複数段のシフト
レジスタであって割込み入力端子に初段のシフトレジス
タの入力が接続された複数段のシフトレジスタと、前記
複数段のシフトレジスタのうちの最終段を除いた残りの
シフトレジスタの各々の入力および出力間に接続された
複数のスイッチ回路と、これらスイッチ回路のオン・オ
フをプログラム命令により制御する手段と、前記複数段
のシフトレジスタの各々の出力を受けて割込み要求信号
を発生するゲート回路とを備え、前記ゲート回路は、前
記割込み入力端子に供給される割込み信号が前記複数段
のシフトレジスタのうちの最終段を除いた残りのシフト
レジスタの各々の出力が同一の論理レベルとなるまでア
クティブレベルを維持したときに前記割込み要求信号を
インアクティブレベルからアクティブレベルにし、最終
段のフリップフロップの出力に前記同一の論理レベルが
出力されたときに前記割込み要求信号を前記アクティブ
レベルから前記インアクティブレベルにすることを特徴
とする。

〔実施例〕

次に、本発明の実施例について図面を参照して説明す
る。

第１図は本発明の一実施例を示すブロック図である。

第１図に示すように、この実施例の割込み回路は、継続
した高または低レベルの信号を検出するレベル検出回路
２と、プログラム命令によりレベル検出回路２の検出時
間を種々の長さに設定できる時間設定回路３と、プログ
ラム命令により設定された検出時間の間、継続した高ま
たは低レベルの信号がレベル検出回路２に入力された時
に、割込み信号を出力するトリガ回路１とを含んで構成
される。

第２図は第１図に示す割込み回路の詳細回路図である。

第２図に示すように、トリガ回路１はNAND回路で構成さ
れ、出力端子７からマイクロコンピュータのＣＰＵに割
込み信号を出力する。レベル検出回路２はｎ段のシフト
レジスタ５とＮＯＲ回路６から構成され、シフトレジス
タ５の入力は入力端子４に接続され、出力はトリガ回路
１の一方の入力に接続される。また、トリガ回路１の他
方の入力はＮＯＲ回路６の出力に接続され、ＮＯＲ回路
６のｎ−１個の入力は最終段を除くｎ−１段のシフトレ
ジスタ５の各々の出力と接続される。時間設定回路３は
ｎ−１個のスイッチ回路で構成されマイクロコンピュー
タのプログラム命令によってその開閉が制御される。

第３図は第２図に示す割込み回路の動作を説明するため
の入力及び出力信号の波形図である。

次に、第３図を参照しながら第２図に示す割込み回路の
動作を説明する。

まず、時間設定回路３のｎ−１個のスイッチの開閉状態
をプログラム命令により設定する。ｎ−１個のスイッチ
を全て開に設定すると時間設定回路３により設定される
時間Ｔｎは次式で示される。

Ｔｎ＝（ｎ−１）×ｔ ここで、ｎはシフトレジスタ５の段数を意味しｔはシフ
トレジスタのクロック信号の周期を意味する。つまり時
間設定回路３によりシフトレジスタの段数が決定され
る。入力端子４に入力された外部信号はｔ時間ごとにシ
フトレジスタの各段に順次伝達されて行きｎ×ｔ時間
後、トリガ回路１の入力に達する。この時、（ｎ−１）
×ｔ時間の間、入力端子４に低レベルの信号が継続する
と、入力端子４とシフトレジスタ５のＱ_１からＱ_ｎ−１
の出力が全て低レベルとなりＮＯＲ回路６の出力は高レ
ベルとなる。

入力端子４の状態が高レベルの時、この状態を検出して
ｎ段のシフトレジスタ５の全ての内容をあらかじめ高レ
ベル出力状態にリセットしておけば上記の（ｎ−１）×
ｔ時間経過後、最終段のシフトレジスタの出力のみが高
レベルとなる。

従って、トリガ回路１を構成するＮＡＮＤ回路の出力は
（ｎ−１）×ｔ時間経過した時点で高レベルから低レベ
ルに変化する。さらに、クロック信号が１クロック入力
されると最終段のシフトレジスタの出力が高レベルから
低レベルに変化するため入力端子４の状態如何にかかわ
らずトリガ回路１の出力は高レベルとなる。この時のト
リガ回路１の出力、つまり割込み信号をマイクロコンピ
ュータのＣＰＵが検出してプログラムの流れを制御す
る。

以上説明したように、プログラムの命令により設定した
検出時間の間、継続した低レベルが入力端子４に入力さ
れた時、始めてＣＰＵへ割込み信号を発生させることが
できる。

仮りに（ｎ−１）×ｔ時間の間に高レベルの信号が入力
されるとシフトレジスタ５の初段の出力は高レベルとな
り、この時点で設定された時間はクリアされ、入力端子
４に入力される信号が高レベルから低レベルに変化した
時点から再び設定された時間のカウントを開始すること
になる。

従って、雑音の様に高レベルと低レベルをランダムに続
けるような信号であると割込み信号は出力されないこと
になる。

次に、時間設定回路３でｐ個のスイッチを開すると、設
定される時間Tpは Tp＝（ｐ−１）ｔ となり、前述した内容と同様（ｐ−１）×ｔ時間経過し
た時点で割込み信号は高から低に変化し、次のクロック
つまりｐ×ｔ時間経過した時点で再び高に変化する。

シフトレジスタ５のクロック信号の発生を入力端子４の
状態が高から低に変化した時点で開始するようにしてお
けば、入力端子４へ信号を与える外部機器が誤動作を行
い、常に低レベル（高レベルが存在しない状態）の信号
を出力したとしても割込み信号は発生されず、正しく割
込み動作を行うことになる。

上記のような誤動作は外部機器の電源が断しているよう
な時に起こる。

また、割込み信号が発生された時点でシフトレジスタ５
のクロック発生を停止させれば、以降低レベルの信号が
続けて入力端子４に入力されている時に、続けて割込み
受付け可能状態に設定したとしても割込み信号は発生さ
れず、希望する信号のみを正しく受取ることができる。

時間設定回路３は、第２図ではシフトレジスタ５の段数
を変えることによって検出時間の長さを種々の値に設定
しているが、シフトレジスタ５のクロック信号の周期を
変化させることによっても同じように検出時間の長さを
種々の値にすることができる。

さらに、第２図は継続した低レベルの信号に対して割込
み信号を発生させるが、シフトレジスタの各段の出力に
インバータ回路を接続して反転した出力を取出せば継続
した高レベルの信号に対して割込み信号を発生させるこ
とができる。

〔発明の効果〕

以上説明したように、本発明は、継続した高または低レ
ベルを検出するレベル検出回路と、プログラム命令によ
りレベル検出回路の検出時間を種々の長さに設定できる
時間設定回路と、割込み信号を出力するトリガ回路とで
構成される割込み回路により、赤外線リモート・コント
ロール信号等を受信する際、蛍光灯等の雑音で動作せ
ず、正しいリモート・コントロール信号が入力された時
のみ割込み信号が発生されるため、マイクロコンピュー
タのソフトウェアの負担を軽減させることができ、品質
のよいソフトウェアを得ることができるという効果があ
る。

また、レベル検出回路の検出時間をプログラム命令によ
り種々の長さに設定できるようにしたことにより、フォ
ーマットの異なったあらゆるリモート・コントロールに
も対応することができ、しかもプログラムによって時間
管理を常に行ってリモート・コントロール信号を受取る
という必要もない。従って、その間他の動作を並列して
処理することができ、マイクロコンピュータの命令速度
を早くするのと同等の効果が得られる。

更に、本発明の割込み回路を、リモート・コントロール
信号ばかりでなく、ＶＴＲ，オーディオ用カセットデッ
キ等のモータの回転数を回転動作によって作られるパル
スで計測する応用に使用すれば、上述と同様にソフトウ
ェアの負担を軽減出来るという効果が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図に示す割込み回路の詳細回路図、第３図は第２図
に示す割込み回路の動作を説明するための入力及び出力
信号の波形図である。 １……トリガ回路、２……レベル検出回路、３……時間
設定回路、４……入力端子、５……シフトレジスタ、６
……ＮＯＲ回路、７……出力端子。

Claims (1)

【特許請求の範囲】
1. 【請求項１】縦属接続された複数段のシフトレジスタで
   あって割込み入力端子に初段のシフトレジスタの入力が
   接続された複数段のシフトレジスタと、前記複数段のシ
   フトレジスタのうちの最終段を除いた残りのシフトレジ
   スタの各々の入力および出力間に接続された複数のスイ
   ッチ回路と、これらスイッチ回路のオン・オフをプログ
   ラム命令により制御する手段と、前記複数段のシフトレ
   ジスタの各々の出力を受けて割込み要求信号を発生する
   ゲート回路とを備え、前記ゲート回路は、前記割込み入
   力端子に供給される割込み信号が前記複数段のシフトレ
   ジスタのうちの最終段を除いた残りのシフトレジスタの
   各々の出力が同一の論理レベルとなるまでアクティブレ
   ベルを維持したときに前記割込み要求信号をインアクテ
   ィブレベルからアクティブレベルにし、最終段のフリッ
   プフロップの出力に前記同一の論理レベルが出力された
   ときに前記割込み要求信号を前記アクティブレベルから
   前記インアクティブレベルにすることを特徴とする割込
   み回路。