JPS6284365A - プログラム開発装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明はＰＬＡを内蔵するマイクロコンピュータのプロ
グラム開発装置に関し、特に、プログラム開発装置に設
けられたＰＬＡの配線の改良に関する。

（ロ）従来の技術 一般に、ワンチップマイクロコンピュータは、プログラ
ムを記憶するＲＯＭ（リード・オンリー・メモリ）を内
蔵しており、ユーザー等が予め作成したプログラムがワ
ンチップマイクロコンピュータの製造時にマスクによっ
て書き込まれる。

そこで、ユーザー等はプログラムを作成する際にエバリ
ユエーションチップと呼ばれるマイクロコンピュータを
使用したプログラム開発装置を使用している。

ところで、ワンチップマイクロコンピュータには、ユー
ザーの要求に応じて自由にプログラムすることの可能な
ＰＬＡ（プログラマブル・ロジック・アレイ）が内蔵さ
れたものがある。例えば、表示装置の駆動回路等を内蔵
したものにはデータを表示として現わすためのセグメク
トＰＬＡが内蔵される。乙のＰＬＡもプログラムの開発
時にユーザーが自由に設定できるようになっており、そ
のため、ワンチップマイクロコンピュータを製ｉする際
には、ＰＬＡのアドレスとそのアドレスに書き込むデー
タとが必要となる。

従来、プログラム開発装置に於いて、ＰＬＡをプログラ
ムする際にはマイクロコンピュータに内蔵筋れるＰＬＡ
の代わりにＰＩ、Ａ用のＥ　Ｆ　ＲＯＭを使用し、該Ｅ
ＦＲＯＭに予め作成されたデータを書き込んでいた。こ
のことは、本願出願人が昭和５５年２月１５日に発行し
たマイコン資料シリーズ陽３’ＬＭ６４９９マニュアル
」の第３１頁から第３７頁に記載されている。

（ハ）発明が解決しようとする問題点 ところが、従来の如＜ＥＰＲＯＭを使用してＰＬＡを作
成した場合には、プログラム作成中にＰＬＡの内容を一
部変更する際にも、すべての記憶を消去して書き変えな
ければならないので、不便であった。また、入力ライン
あるいは出力ラインの本数が多くなるとＥＰＲＯＭでは
対応できなくなる。一方、ＥＦＲＯＭを使用せずに入力
ラインと出力ラインとの配線を一本一本行うことにより
ＰＬＡを作成する場合もあるが、この場合には、一部の
変更には一部を変えるだけで対応できるが、一本一本配
線する際の時間がかかり、配線ミスが発生する可能性が
ある。

（ニ）問題点を解決するための手段 本発明は上述した点に鑑みて為されたものであり、マイ
クロフンピユータのＰＬＡの入力ライン及び出力ライン
に相当する入力ライン及び出力ラインと、該入力ライン
と出力ラインの交点に各々設けられたゲートと、該各々
のゲートを個別に制御するデコーダ回路と、該デコーダ
回路に前記各々のゲートのオン及びオフを表現するデー
タを印加するラッチ回路とを有し、作成されたＰＬＡの
配線データを前記ラッチ回路に印加することにより、マ
イクロコンピュータと同等のＰＬＡが作成されるもので
ある。

（＊）作用 上述の手段によれば、マイクロコンピュータのプログラ
ム作成時に設定されたＰＬＡの設定データを記憶装置（
例えば、磁気ディスク、ＲＡＭ。

ＲＯＭ等）に記憶しておき、該記憶装置から読み出した
設定データを所定の処理を行ってラッチ回路に印加し記
憶させる。すると、ラッチ回路の出力はデコーダ回路に
よって各々のゲートをオンあるいはオフする制御信号に
変換され、希望するゲートのオン及びオフが為され、設
定されたＰＬＡが形成される。

（へ）実施例 第１図は本発明の実施例を示すブロック図であり、（１
）はロジックアレイ部、（２）はデコーダ回路、（３）
はラッチ回路、（４）はコントロール回路、（５）はＰ
ＬＡデータを記憶する記憶装置である。

ロジックアレイ部（１）は、一本の入力ライン（６〉と
１本の出力ライン（７）とが互いに直交して設けられ、
その交点には各々ゲート（８）が接続されている。該ゲ
ート（８）の各々のオン及びオフは、デコーダ回路（２
）からの出力で制御される。デコーダ回路（２）は出力
ライン（７）の一本に一個対応し、全部でｎ個設けられ
ている。また、各デコーダ（２）には入力ライン（６）
の本数ｍを現わす２進数のビット数に等しい個数のラン
チ回路（２）が設けられている。コントロール回路（４
）は例えばマイクロコンピュータで作成され、記憶装置
（５）に記憶されたＰＬＡやその他ワンチップマイクロ
コンピュータの内部設定等を表わすＰＬＡデータを読み
取り、演算処理してロジックアレイ部（１）のゲート（
８）のオン及びオフを表わすデータを作成し、順次ラッ
チ回路（３〉に記憶させるものである。

次に、第２図に入力ライン（６）が８本の場合の具体的
な回路を示す。ロジックアレイ部（１）は、８木の入力
ライン（６）と１本の出力ライン（７）との交点に各々
トランスミッションゲート（９）が接続され、一本の出
力ライン（７）に接続されたトランスミッションゲート
（９）の制御入力は、デコーダ回路（２）を構成するＮ
ＡＮＤゲート（１０）の出力に各々接続される。このデ
コーダ回路（１０）は、各々３個のランチ回路（３）の
Ｑ及びＱ出力を選択的に８個のＮＡＮＤゲート（１０）
に印加して成るものであり、３個のラッチ回路（３）に
記憶される２進データの内容に従って、８個のＮＡＮＤ
ゲート（１０）のうちいずれか１個の出力だけを“０“
′とする。また、各デコーダク２）に対応する３個のラ
ッチ回路（３）の入力は、データ入力り、、Ｄ、、Ｄ、
に接続された信号線け１）に接続され、更に、クロック
人力φには各々ストローブ信号φ１、φ、・・・・・・
φ０が印加される。データ入力Ｄ１、Ｄ２、Ｄ、には、
コントロール回路（４）からクロック信号φ１、φ２・
・・・・・φ。と共に、ロジックアレイ（１）の出力ラ
イン（７）に接続されたトランスミッションゲート（９
）をオンさせる位置を示す３ビツトのデータが入力され
る。

例えば、コントロール回路（４）が記憶装置（５）から
読み出し処理した結果のデータが“１０１”であり、こ
のデータをクロック信号φ１のタイミングで１番目のラ
ッチ回路〈３）に記憶すると、デコーダ回路（２）の出
力は６番目のＮＡＮＤゲート（１０）の出力Ｇ６だけが
“０゛′となるため、出力Ｇ６が印加されたトランスミ
ッションゲート＜９）がオンする。従って、入力ライン
（６）に印加される信号ＩＮ、が出力ＯＵＴ、に出力き
れることになる。同様にクロック信号φ２、φ、・・・
・・・φ。によって、データがラッチ回路（３）の各々
に記憶されると、各出力ライン（７）のトランスミッシ
ョンゲート（９）のいずれかがオンとなって、入力信号
ＩＮ１〜ＩＮＦのいずれかが出力ＯＵ”ｒ、〜ＯＵＴ、
に選択的に出力される。

ところで、記憶装置（５）に予め定められたＰＬＡデー
タに基づいてプログラム開発装置を動作させ℃いる場合
、何らかの理由によってＰＬＡデータの一部を変換した
いときには、コントロール回路（４）に変更場所を指示
すると、コントロール回路（４）はその指示されたトラ
ンスミッションゲート（９）をオンあるいはオフするだ
めのデータをイ乍成し、その対応するラッチ回路（３）
にだけデータを書き込むようにすることが可能となり、
変更による動作を確認することができる。そして、動作
を確認した後、改めて記憶装置（５）にＰＬＡデータを
書き込みマイクロコンピュータの製造時のマスク作成に
使用する。

（ト）発明の効果 上述の如く本発明によれば、マイクロコンピュータのＰ
ＬＡに相当するプログラム開発装置のＰＬＡを作成する
際の配線ミスが無くなり、容易にＰＬＡを作成すること
ができる。更に、一部分の変更も容易となり、プログラ
ム開発及びＰＬＡ開発が短期間で行えるので、マイクロ
コンピュータの受注から生産出荷までが短縮される利点
を有している。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は第
１図に示されたブロックの具体的回路を示す回路図であ
る。 主な図番の説明 （１）・・・ロジックアレイ部、　（２）・・・デコー
ダ回路、（３）・・・ラッチ回路、（４）・・・コント
ロール回路、　（５）・・・記憶装置、　（６）・・・
入力ライン、（７）・・・出力ライン、（８）・・・ゲ
ート。

Claims (1)

【特許請求の範囲】
1. １、プログラムを記憶するＲＯＭ（リード・オンリー・
   メモリ）とデータから所定のデータを作成するＰＬＡ（
   プログラマブル・ロジック・アレイ）をワンチップ上に
   有するマイクロコンピュータのプログラム開発装置に於
   いて、前記ＰＬＡの入力ライン及び出力ラインに相当す
   る入力ライン及び出力ラインと、該入力ラインと出力ラ
   インの交点に各々設けられたゲートと、該各々のゲート
   を別個に制御するデコーダ回路と、該デコーダ回路に前
   記各々のゲートのオン及びオフを表現するデータを印加
   するラッチ回路とを有し、作成された前記ＰＬＡの配線
   データを前記ラッチ回路に印加することにより前記マイ
   クロコンピュータと同等のＰＬＡが作成されることを特
   徴とするプログラム開発装置。