JPH027476B2

JPH027476B2 -

Info

Publication number: JPH027476B2
Application number: JP16705083A
Authority: JP
Inventors: Hiroshi Koyama; Hiroshi Oosawa
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1983-09-09
Filing date: 1983-09-09
Publication date: 1990-02-19
Also published as: JPS6057892A

Description

【発明の詳細な説明】 (イ) 産業上の利用分野本発明は、表示装置を直接駆動する表示駆動回
路を内蔵したマイクロコンピユータに関する。

(ロ) 従来技術近年、４ビツトあるいは８ビツトのワンチツプ
マイクロコンピユータに於いて、表示装置、特
に、液晶表示装置を直接駆動することのできる液
晶駆動回路を内蔵したマイクロコンピユータが開
発されている。この様なマイクロコンピユータ
は、第１図に示す如く、セグメント駆動回路１に
表示データを印加するための表示用記憶回路２が
設けられてあり、RAM３に記憶されたデータを
表示用記憶回路２に転送することによつて表示が
為される。従来は、表示命令のオペランドで
RAMのアドレス及び表示用記憶回路２のアドレ
スを直接指定し、データの転送を行つていた。即
ち、表示命令のコード中に設定されたデータＸに
よつてRAM３のアドレスが指定され、そのアド
レスに記憶されたデータが、表示命令のコード中
に設定されたデータＹによつて指定される表示用
記憶回路２のアドレスに転送される。従つて、全
部の表示が書き換える場合には、表示用記憶回路
２のアドレス数だけ表示命令を実行しなければな
らないので、表示数が多い場合にには、プログラ
ムステツプ数が多くなり、プログラム作成上の効
率が悪い欠点を有していた。

(ハ) 発明の目的本発明は、上述した点に鑑みて為されたもので
あり、ストローブポインタによつて表示用記憶回
路のアドレスを指定可能とすることにより、表示
プログラムの作成を効率良く、しかも、簡単に作
成できる様にすることを目的とする。

(ニ) 発明の構成本発明は、表示装置を直接駆動する表示駆動回
路と、セグメントに対応する表示データを記憶
し、該表示データを前記表示駆動回路に印加する
表示用記憶回路とを備えたマイクロコンピユータ
に於いて、所定命令が実行されたとき、データバ
スに送出された前記表示用記憶回路のアドレスを
指示するデータを取り込むストローブポインタ
と、該ストローブポインタの出力をデコードし、
表示データの書き込み命令が実行されたとき、前
記表示用記憶回路にストローブ信号を印加するス
トローブデコーダとを設けた構成である。

(ホ) 実施例第２図は本発明の実施例を示すマイクロコンピ
ユータのブロツク図である。ROM４はプログラ
ムを固定的に記憶する記憶回路であり、プログラ
ムされた命令は、順次、制御回路５に印加され
る。画御回路５は、印加された命令を解読し、そ
の命令を実行するために各部回路を制御する。４
ビツトから成るデータバス６には、ALU７、
RAM８、データポインタ９、セグメントデコー
ダ１０、ストローブポインタ１１等が接続され、
データバス６を介して各回路間でデータの送受が
為される。ALU７は、演算処理装置であり、デ
ータの加算あるいは減算等の処理を行う。RAM
８はデータを記憶し、また、必要に応じてそのデ
ータを取り出すことのできる記憶回路であり、そ
のアドレスは、データポインタ９に記憶された内
容、あるいは、ROM４から出力される命令ゴー
ドのオペランドで指定される。データポインタ９
はデータバス６に送出されたデータを必要に応じ
て記憶するレジスタであり、その記憶したデータ
によつてRAM８のアドレスを指定することがで
きる。セグメントデコーダ１０は、データバス６
に送出された４ビツトのBCDコードを、例えば、
数字表示のための７本のセグメント信号に変換
し、表示用記憶回路１２に印加する。表示用記憶
回路１２は、セグメント駆動回路１３が駆動する
ことのできるセグメントに各々対応した記憶素子
を有し、セグメント駆動回路１３は、表示用記憶
回路１２の記憶素子に記憶された内容に基いて、
そのセグメントを駆動するためのセグメント駆動
信号を作成する。このセグメント駆動回路１３
は、例えば、液晶表示装置を駆動するための回路
である。また、表示用記憶回路１２のアドレス
は、ストローブポインタ１１によつて指定され
る。即ち、データバス６を介してストローブポイ
ンタ１１に取り込まれたデータがストローブデコ
ーダ１４でデコードされ、データを表示用記憶回
路１２に書き込むための命令が実行されたとき、
複数のストローブ信号が作成され、表示用記憶回
路１２に印加される。このストローブ信号によつ
て、そのときデータバス６に送出され、セグメン
トデコーダ１０で変換されたデータを書き込む記
憶素子が指定され、その表示データが記憶され
る。

第３図は、第２図に示した一部のブロツクを示
す回路図である。データバス６は、DBUS0〜３
までの４ビツトから成り、DBUS0〜３はセグメ
ントデコーダ１０に接続されている。セグメント
デコーダ１０はDBUS0〜３に送出された４ビツ
トのBCDコードを数字表示するためのセグメン
ト信号ａ〜ｇに変換し出力する。ストローブポイ
ンタ１１は４個のラツチ回路１５から成り、各々
の入力端子Ｌには対応するデータバス６のビツト
信号DBUS0〜３が印加され、また、クロツク端
子φには、所定の命令、例えば、MRSB命令
（この命令のオペランドで指定されたRAMのア
ドレスに記憶されたデータをストローブポインタ
１１に転送する命令）が実行されたとき、第１図
に示された制御回路５から出力される制御信号
MSPが共通に印加される。即ち、MRSB命令が
実行された場合には、RAM８に記憶された４ビ
ツトのデータがストローブポインタ１１に記憶さ
れるのである。

ストローブデコーダ１４は、８個のNANDゲ
ート１６と８個のNANDゲート１７とから成り、
NANDゲート１６には、ストローブポインタ１
１のラツチ回路１５の出力Ｑと、インバータ１８
によつて反転された信号とが選択的に印加され、
また、すべてのNANDゲート１６には、表示用
記憶回路１２に表示データを書き込むWRT命令
が実行されたとき、第１図に示された制御回路５
から出力される制御信号WRTが共通に印加され
る。更に、NANDゲート１６の各出力は、
NANDゲート１７の一方の入力に各々印加され、
また、NANDゲート１７の他方の入力には、イ
ニシヤルクリア信号が共通に印加され、
NANDゲート１７の出力は、各々ストローブ信
号STB0〜７として出力される。即ち、イニシヤ
ルクリア信号が電源投入時に“０”となつた
場合には、ストローブ信号STB0〜７はすべて
“１”となり、また、WRT命令が実行されたと
き、制御信号WRTが“１”となると、ラツチ回
路１５の出力の状態によつて、ストローブ信号
STB0〜３までのうちのいずれか一つが“１”と
なり、ストローブ信号STB4〜７までのうちのい
ずれか一つが“１”となる。このストローブ信号
STB0〜７の組み合せによつて表示用記憶回路１
２の記憶素子への記憶が制御される。

表示用記憶回路１２は、セグメント駆動回路１
３が駆動することのできるセグメントの各々に対
応した記憶素子であるラツチ回路１９と、各ラツ
チ回路１９のクロツク端子φにその出力が接続さ
れたNANDゲート２０とから構成される。
NANDゲート２０の入力には、ストローブ信号
STB0〜３のうちのいずれか一本と、ストローブ
信号STB4〜７のうちいずれか一本とが選択的に
印加されており、その組み合せによつて、選択さ
れたラツチ回路１９のアドレスが決定され、ま
た、ラツチ回路１９の入力Ｌには、セグメントデ
コーダ１０から出力されるセグメント信号ａ〜ｇ
が選択的に接続される。即ち、ラツチ回路１９の
入力Ｌには、そのラツチ回路１９に対応するセグ
メントの表示データが出力されるセグメント信号
ａ〜ｇが接続される。例えば、数字表示する１桁
分のセグメント表示データを記憶するラツチ回路
１９はすべての一つのアドレスとして同じストロ
ーブ信号に接続され、そのラツチ回路１９の入力
には各々対するセグメント信号ａ〜ｇが接続され
る。更に、ラツチ回路１９の出力Ｑは、各々、セ
グメント駆動回路１３に印加され、セグメント駆
動回路１３は印加された出力Ｑの内容に基いてセ
グメントを駆動する信号、例えば、液晶を駆動す
る場合には液晶駆動信号、を作成し、出力端子２
１から出力する。

従つて、第３図の構成によれば、ストローブポ
インタ１１に記憶される４ビツトのデータの内容
によつて表示用記憶回路１２のアドレスが指定さ
れ、書き込み命令、即ち、WRT命令によつて指
定されたアドレスに表示データが記憶されるので
ある。

この様に、第２図及び第３図の如く構成された
マイクロコンピユータに於いて、例えば、プログ
ラムによつて時計を形成し、時刻を表示する場合
には、第４図に示す如く、RAM８内のアドレス
「０」に10時データ、アドレス「１」に時データ、
アドレス「２」に10分データ、アドレス「３」に
分データを格納し、一方、表示用記憶回路１２の
アドレス「０」は10時桁のセグメントに対応する
記憶素子、アドレス「１」は時桁のセグメントに
対応する記憶素子、アドレス「２」は10分桁のセ
グメントに対応する記憶素子、アドレス「３」は
分桁のセグメントに対応する記憶素子を含む様に
設定する。そして、表示を行う場合には、データ
ポインタ９によつてRAM８のアドレス「０」を
最初に指定し、また、ストローブポインタ１１に
よつて表示用記憶回路１２のアドレス「０」を最
初に指定する。そしてWRT命令によつてRAM
８のアドレス「０」に格納されたデータを表示用
記憶回路１２のアドレス「０」に転送する。その
後、データポインタ９及びストローブポインタ１
１の内容に「１」を加算し、WRT命令を実行す
る。この操作を４回繰り返えすことにより、表示
データが書き込まれる。

上述の動作は第５図のフロー図で示され、その
動作を第２図及び第３図を用いて説明する。表示
プログラムは、先ず、データポインタ９及びスト
ローブポインタ１１に初期値を設定し、RAM８
及び表示用記憶回路１２の初期アドレスを指定す
る。そして、WRT命令を行うことにより、デー
タポインタ９で指定されたRAM８のアドレスに
記憶されたデータが、データバス６を介してセグ
メントデコーダ１０に印加され、一方、制御信号
WRTのタイミングによつてストローブ信号
STB0〜７が出力され、ストローブポインタ１１
で指定される表示用記憶回路１２のアドレスのラ
ツチ回路１９に、変換されたセグメント信号ａ〜
ｇが記憶される。次に、データポインタ９及びス
トローブポインタ１１に「１」を加算し、更に、
その加算結果が所定値「Ａ」になつたか否か判定
する。所定値「Ａ」でない場合には、表示データ
の書き込みは全べて終了していない場合であり、
再びWRT命令を実行する。そして、所定値
「Ａ」（第４図の場合にはＡ＝４である）になつた
ら表示プログラムが終了する。従つて、従来の如
く、書き込み命令を表示の桁数だけ並べる必要が
なく、プログラムをループ状に形成できるため、
プログラムが短くなる。

(ヘ) 発明の効果上述の如く、本発明によれば、ストローブポイ
ンタの加算あるいは減算によつて表示用記憶回路
のアドレスを変えられるため、表示プログラムが
ループ状に形成でき、プログラムが短く、且つ、
簡単となる。特に、表示とすべて書き変えたり、
全セグメントを点灯あるいは消灯する場合には、
その効果は顕著である。

【図面の簡単な説明】

第１図は、従来例を示すブロツク図、第２図は
本発明の実施例を示すブロツク図、第３図は、第
２図に示されたブロツクの一部を示す回路図、第
４図は、時刻表示する場合の例を示す図、第５図
は表示プログラムを示すフロー図である。主な図番の説明、４…ROM、５…制御回路、
６…データバス、７…ALU、８…RAM、９…デ
ータポインタ、１０…セグメントデコーダ、１１
…ストローブポインタ、１２…表示用記憶回路、
１３…セグメント駆動回路、１４…ストローブデ
コーダ。

Claims

【特許請求の範囲】

１表示装置を直接駆動する表示駆動回路と、セ
グメントに対応する表示データを記憶し、該表示
データを前記表示駆動回路に印加する表示用記憶
回路とを備えたマイクロコンピユータに於いて、
所定命令が実行されたとき、データバスに送出さ
れた前記表示用記憶回路のアドレスを指示するデ
ータを取り込むストローブポインタと、該ストロ
ーブポインタの出力をデコードし、表示データの
書き込み命令が実行されたとき、前記表示用記憶
回路にストローブ信号を印加するストローブデコ
ーダとを設けたことを特徴とするマイクロコンピ
ユータ。