JPS6284564A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体装置の製造方法に係り、特にヒ化ガリ
ウム（Ｇ　ａＡ　ｓ）電界効果トランジスタ（以下Ｇａ
ＡｓＦＥＴと略す）の製造方法に関するものである。

〔従来の技術〕

第３図（ａ）ないし第３図（ｅ）に基づいて以下に従来
のＧａＡｓＦＥＴの製造方法の一例を説明する。まず、
第３図（ａ）に示すように高抵抗ＧａＡｓ基板（１）の
主面上にＧａＡｓのｎ型活性層（２）を形成し、次にれ
型活性層（２）上の所望の位置にオーミック接触させた
ソース電極（３）及びドレイン電極（４）を形成した後
、主面側全面にレジスト（５）を塗布し、ゲート形成用
の写真製版を行って凹部（７）形成部位上のレジスト（
５）を幅（ト）だけ除去する。その後第３図（ｂ）に示
す様に飽和ドレイン電流を所望の値にする目的と寄生抵
抗を低減する目的等でリセスと称する凹部（７）をウェ
ットエツチングにより形成する。そして更に上記レジス
ト（５）を利用してゲート金属（６）及び（６′）を蒸
着した後リフトオーツにより余分な金属（６′）を除去
しゲート電極（６）をリセス（７）内に形成する。

この様なリセス構造を有するＧａＡｓＦＥＴにおいて、
その性能はリセス（７）形状に大きく影響を受ける。す
なわちＧａＡｓＦＥＴの高性能化に不可欠なソース寄生
抵抗の低減には、第４図で、リセス深さく１）を大きく
し、ゲート電極（６）とリセス（７）のソース電極（３
）側の側面との間隔（Ｌ　Ｒｓ）を小さくすることが必
要である。一方、ゲート電極（６）とりセス（７）側部
との間隔（Ｌ　Ｒｓ）及び（Ｌ　Ｒｄ）を小さくしてい
くとフリニジング容量（Ｃｇｓ）及び（Ｃｇｄ）が増加
し、ＧａＡｓＦＥＴの高周波特性を劣化させる。従って
ＧａＡｇＦＥＴの高性能化にとってリセス（７）構造を
再現性よくコントロールすることが大切である。

〔発明が解決しようとする問題点〕

従来の半導体装置の製造方法は以上の様にリセス（７）
とゲート電極（６）の形成を同一レジスト（５）で行っ
ているので、エッチャントの種類及び活性層（２）を形
成する材料の物性により、リセス（７）の深さく１）と
輻（ＬＲ）の比が必然的に決定されてしまい、その形状
を自由にコントロールすることは不可能であり、またリ
セス（７）の深さく１）を深（しようするようためにエ
ツチングを長くすると、活性層（２）とレジスト（５）
の付着力の変動により、エツチング形。

状に再現性がでにくい等の問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、リセスとゲート電極の形成をｍ−しシストで
行ってもリセス形状を再現性よく、しかも自由な形状に
コントロールできる半導体装置の製造方法を得ることを
目的とするものである。

〔問題点を解決するための手段〕

この発明に係る半導体装置の製造方法はドライエツチン
グをした後、ウェットエツチングをするようにして２度
のエツチングにより凹部を形成するようにしたものであ
る。

〔作　用〕

この発明に係る半導体装置の製造方法はドライエツチン
グをした後、ウェットエツチングをして凹部を形成する
ようにしているので、ドライエツチングにて損傷を受け
た凹部の底面をウェットエツチングにて平坦にすること
ができ０、また、サイドエツチングのないドライエツチ
ングとサイドエツチングの多いウェットエツチングとの
組み合せにより、サイドエッチ量と深さとの関係を自由
に制御することができるものである。

〔発明の実施例〕

以下、第１図について、この発明の一実施例について説
明する。

ゲート形成用の写真製版工程までは第３図による従来・
技術と同様であるので説明を省略する。従来と同様の方
法によりレジストマスク（５）を形成した後この実施例
に於ては、まずサイドエツチングの少ない異方性エツチ
ング特性を示すリアクティブイオンエツチング（Ｒ，１
，Ｅ）やりアクティブイオンビームエツチング［Ｒ，Ｉ
　、Ｂ、Ｅ）等のドライエツチングによりリセス（８）
の一部（第１図実線）を形成する。この後ウェットエツ
チングを所望の飽和ドレイン電流が得られるまで（この
例では第１図の破線部まで）追加する。この様にしてリ
セスと呼ばれる凹部（８）を形成した後は、再び従来と
同様の方法でゲート電ｉｆ＋（６）を形成し第１図（ｂ
）に示す様なものを得る。

ところで、上記の製造方法においてドライエツチングに
追加するウェットエツチングの役割はリセス（８）形状
をわずかに広げ（なぜならウェットエツチングではサイ
ドエッチが進むため）所望のリセス形状に整えることの
他に、いわゆるドライエツチングによるダメージを除去
する目的とがある。

このドライエツチングによるダメージはドライエチング
の装置や条件等で損傷の度合は異なるが、ドライエツチ
ングのみでまったく損傷のない表面を得ることは現状で
は不可能である。また一度中性トラップ等の損傷が生ず
ると４５０℃以下の低温アニールでは完全にダメージを
除去することは不可能である、このダメージの深さは装
置や条件に依存するが、我々の実験によると多くの場合
（装置等によらず）、ドライエツチング表面をウェット
エツチングしてやることで、これらの損傷を完全に除去
できることがわかった。第２図はＣＣｌ２Ｆ。

＋　Ｈｅのガス系を用いリアクティブイオンエツチング
（Ｒ，１，Ｅ）に−よ抄種々の深さをエツチングした試
料と、同様の深さをウェットエツチングしたものとのフ
ォトルミネセンス（Ｐ、Ｌ）の強度比を調べたものであ
る。この例ではドライエツチングの深さに無関係に、ウ
ェットエツチングを２０００人追加するととでリアクテ
ィブイオンエツチングによるダメージが完全に除去でき
ることがわかる。この追加エツチングの必要量は装置や
条件により５００〜３０００人程度の範囲で変化するが
、いづれの場合も上記の一例と同様の傾向を示す。

従ってこの追加ウェットエツチングの必要量を各ドライ
エツチング条件でおさえておくことにより、第１図の活
性層（２）の厚さ■及びドライエツチングの深さくｘｄ
）とウェットエツチングの深さくｘｗ）の比と変えろこ
とでダメージのない所望のリセス形状を得ることができ
る。

リセス形状に関しては各デバイスの要求により各々最適
形状が存在する。従ってこの方法を用いることにより、
他のデバイス製造技術を改良することなく高性能化を図
ることが可能である。我々が低雑音素子を目的に乙の方
法を採用した例では、Ｔ＝０．５ｐｍの場合、ｘｗ／ｘ
ｄ＝０．８で最適値を示し、この場合、ゲート長０．５
μｍの素子でソース寄生抵抗Ｒｓ二１．ＯＱ　　、最大
相互コンダクタンスｇ１１１１１ＬＸが３３０ｍ５／ａ
ｍ、１２Ｇ　ＨＺでのＮ　Ｆ　＝　１．４ｄＢ　。

利得Ｇ　ｓ　＝　１０．５ｄＢと従来の方法により製造
した同一ゲート長のものに比べ（従来の方法によるもの
？、；Ｒｓ　−；２．５Ω　　、　ｇ＋ａｍ＊ｘ＝　２
５０Ｓ／ａｍ、　Ｎ　　Ｆ　＝　１．９ｄＢ　　。

Ｇ　ｓ　＝　１０．０ｄＢ）大幅な改善が行なえた。

〔発明の効果〕

以上の様にこの発明によれば、ドライエツチングをした
後ウェットエツチングをし、これら２度のエツチングに
より凹部を形成するようにしているのでサイドエッチ量
と深さとの関係を自由に制御できるとともに、ドライエ
ツチングにて損偏を受けた凹部の底面をウェットエツチ
ングにて平坦にすることができるものであ抄、これらに
よって特性の良い半導体装置が製造できるという効果が
ある。

【図面の簡単な説明】

第１図（ａ）及び第１図（′ｂ）はこの発明の一実施例
を製造工程順に示す半導体装置の断面図、第２図は追加
ウェットエツチングの深さをパラメータにつ°エツトエ
ツチング表面に対するドライエツチング表面のフォトル
ミネセンスの強度比をドライエツチングの深さの関数と
して示した図、第３図（ａ）ないし第３図（ｃ）は従来
の半導体装置の製造方法を製造工程順に示すＧａＡｓＦ
ＥＴのリセス部の断面図、第４図はＧａＡｓＦＥＴのリ
セス部の断面図である。 図に於て（１）は半導体基板、（２）は活性層、（５）
はレジスト膜、（６）はゲート電極である。 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 半導体基板の一主面上に活性層を形成する工程、上記活
   性層をドライエッチング法にて選択的にエッチングする
   工程、この選択的にエッチングされた活性層領域をウェ
   ットエッチング法にてエッチングする工程、しかる後上
   記エッチングされた活性層領域上の一部にゲート電極を
   形成する工程を含むことを特徴とする半導体装置の製造
   方法。