JPH03110854A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03110854A JPH03110854A JP24979589A JP24979589A JPH03110854A JP H03110854 A JPH03110854 A JP H03110854A JP 24979589 A JP24979589 A JP 24979589A JP 24979589 A JP24979589 A JP 24979589A JP H03110854 A JPH03110854 A JP H03110854A
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- oxide film
- silicon oxide
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- Pending
Links
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にショットキ
ーゲート電界効果トランジスタの製造方法に関する。
ーゲート電界効果トランジスタの製造方法に関する。
従来、ショットキーゲート電界効果トランジスタは平坦
な化合物半導体基板上に平面的な広がりをもって形成さ
れている。そのため、ゲートとドレイ、ン、ソースの高
濃度不純物層との間隔は、平面的な間隔で決定されてい
た。
な化合物半導体基板上に平面的な広がりをもって形成さ
れている。そのため、ゲートとドレイ、ン、ソースの高
濃度不純物層との間隔は、平面的な間隔で決定されてい
た。
従来のショットキーゲート電界効果トランジスタの製造
工程を第３図（ａ）〜（ｂ）を用いて説明する。第３図
（ａ）に示すようにガリウム砒素半導体基板（以下Ｇａ
Ａｓ基板と略記する）１の表層にシリコンのイオン注入
あるいはエピタキシャル成長により活性層３を形成する
。続いて、ドレイン・ソース形成領域に高濃度のｎ＋型
イオン注入を行なってドレイン・ソース高濃度不純物層
５，６を形成する。その後、ドレイン・ソース高濃度不
純物層５，６上にニッケルー金合金等によるオーミック
電極をそれぞれ、ドレイン電極７．ソース電極８として
形成し、このドレイン・ソース電極７，８間にアルミニ
ウム、チタン、あるいは、白金等により、ショットキー
障壁電極としてのゲート電極４を形成する。このように
して、第３図（ｂ）の構成を得る。
工程を第３図（ａ）〜（ｂ）を用いて説明する。第３図
（ａ）に示すようにガリウム砒素半導体基板（以下Ｇａ
Ａｓ基板と略記する）１の表層にシリコンのイオン注入
あるいはエピタキシャル成長により活性層３を形成する
。続いて、ドレイン・ソース形成領域に高濃度のｎ＋型
イオン注入を行なってドレイン・ソース高濃度不純物層
５，６を形成する。その後、ドレイン・ソース高濃度不
純物層５，６上にニッケルー金合金等によるオーミック
電極をそれぞれ、ドレイン電極７．ソース電極８として
形成し、このドレイン・ソース電極７，８間にアルミニ
ウム、チタン、あるいは、白金等により、ショットキー
障壁電極としてのゲート電極４を形成する。このように
して、第３図（ｂ）の構成を得る。
上述した従来のショットキーゲート電界効果トランジス
タは平坦な半導体基板上に形成されており、ゲート端と
ドレイン側の高濃度不純物層との間隔は平面的な間隔で
決定されるので、ゲート・ドレイン間耐圧も平面的な間
隔で決定されるという欠点がある。すなわち、従来の平
面的なショットキーゲート電界効果トランジスタでは、
十分なゲート・ドレイン間耐圧を得るために平面的な広
がりを必要とするため、高集積化の障害となっていた。
タは平坦な半導体基板上に形成されており、ゲート端と
ドレイン側の高濃度不純物層との間隔は平面的な間隔で
決定されるので、ゲート・ドレイン間耐圧も平面的な間
隔で決定されるという欠点がある。すなわち、従来の平
面的なショットキーゲート電界効果トランジスタでは、
十分なゲート・ドレイン間耐圧を得るために平面的な広
がりを必要とするため、高集積化の障害となっていた。
本発明は、ショットキーゲート電界効果トランジスタの
平面的な広がりを抑えたままで、ゲート・ドレイン間耐
圧の向上を可能とする半導体装置の製造方法を提供する
ことを目的とする。
平面的な広がりを抑えたままで、ゲート・ドレイン間耐
圧の向上を可能とする半導体装置の製造方法を提供する
ことを目的とする。
本発明のショットキーゲート電界効果トランジスタは、
化合物半導体基板上にエツチング用マスクを形成する工
程と、該マスクにより、前記化合物半導体基板の所定領
域に異方性エツチングを施し、溝を形成する工程と、前
記マスクを除去し、前記化合物半導体基板表層に活性層
を形成する工程と、前記溝を隔ててドレイン・ソース領
域を形成する工程と、前記溝を隔てて、前記ドレイン・
ソース領域上にドレイン・ソース電極を形成する工程と
、ゲート電極を該ドレイン・ソース電極間の領域で、か
つ該ドレイン領域を前記溝を隔てた領域に形成する工程
とを含んでいる。
化合物半導体基板上にエツチング用マスクを形成する工
程と、該マスクにより、前記化合物半導体基板の所定領
域に異方性エツチングを施し、溝を形成する工程と、前
記マスクを除去し、前記化合物半導体基板表層に活性層
を形成する工程と、前記溝を隔ててドレイン・ソース領
域を形成する工程と、前記溝を隔てて、前記ドレイン・
ソース領域上にドレイン・ソース電極を形成する工程と
、ゲート電極を該ドレイン・ソース電極間の領域で、か
つ該ドレイン領域を前記溝を隔てた領域に形成する工程
とを含んでいる。
このような製造方法により、ショットキーゲート電界効
果トランジスタの形成される半導体基板を表面だけの平
面的な広がりとしてではなく、溝方向（深さ方向）への
広がりを含めた形で利用することが可能となる。そのた
め、溝を隔てて、ゲート電極およびドレイン領域を形成
することにより、ゲート・ドレイン間の距離を長く設定
することができ、ゲート・ドレイン間耐圧の向上を図る
ことができる。
果トランジスタの形成される半導体基板を表面だけの平
面的な広がりとしてではなく、溝方向（深さ方向）への
広がりを含めた形で利用することが可能となる。そのた
め、溝を隔てて、ゲート電極およびドレイン領域を形成
することにより、ゲート・ドレイン間の距離を長く設定
することができ、ゲート・ドレイン間耐圧の向上を図る
ことができる。
次に本発明について図面を参照して説明する。
第１図（ａ）〜（ｄ）は本発明の第１の実施例の断面図
である。第１図（ａ）のようにＧａＡｓ基板ｌ上にシリ
コン酸化膜２を堆積し、ＧａＡｓ基板ｌをエツチングす
る部分のシリコン酸化膜２を除去する。次に第１図（ｂ
）のようにシリコン酸化膜２をマスクにしてＧａＡｓ基
板ｌをウェットで異方性エツチングを行ない、溝を形成
する。次に第１図（ｃ）のようにシリコン酸化膜２を除
去し、素子形成領域に（シリコン（Ｓｉ）をイオン注入
し、活性層３を形成する。次に第１図（ｄ）のように前
述の溝を隔ててドレイン・ソース領域を設定し、ドレイ
ン・ソース形成領域に高濃度不純物層を形成し、ドレイ
ン高濃度不純物層５．ソース高濃度不純物層６とする。
である。第１図（ａ）のようにＧａＡｓ基板ｌ上にシリ
コン酸化膜２を堆積し、ＧａＡｓ基板ｌをエツチングす
る部分のシリコン酸化膜２を除去する。次に第１図（ｂ
）のようにシリコン酸化膜２をマスクにしてＧａＡｓ基
板ｌをウェットで異方性エツチングを行ない、溝を形成
する。次に第１図（ｃ）のようにシリコン酸化膜２を除
去し、素子形成領域に（シリコン（Ｓｉ）をイオン注入
し、活性層３を形成する。次に第１図（ｄ）のように前
述の溝を隔ててドレイン・ソース領域を設定し、ドレイ
ン・ソース形成領域に高濃度不純物層を形成し、ドレイ
ン高濃度不純物層５．ソース高濃度不純物層６とする。
その後、各領域上にゲート電極４．ドレイン電極７．ソ
ース電極８を形成して、ＧａＡｓ化合物半導体装置を完
成する。ここで、ゲート電極４は、ドレイン高濃度不純
物層５と、溝を隔てて設けられている。
ース電極８を形成して、ＧａＡｓ化合物半導体装置を完
成する。ここで、ゲート電極４は、ドレイン高濃度不純
物層５と、溝を隔てて設けられている。
このようにして本発明の製造方法により得られるショッ
トキーゲート電界効果トランジスタでは、トランジスタ
の形成される基板領域に溝が形成されているため、深さ
方向への広がりを利用し、ゲート・ドレイン間の耐圧を
向上させている。すなわち、ゲート電極とドレイン領域
とを荷を隔てて設けることにより、ゲート・ドレイン間
の距離を長くすることができ、基板の平面的な広がりを
増大させることなく耐圧の向上を可能とするものである
。
トキーゲート電界効果トランジスタでは、トランジスタ
の形成される基板領域に溝が形成されているため、深さ
方向への広がりを利用し、ゲート・ドレイン間の耐圧を
向上させている。すなわち、ゲート電極とドレイン領域
とを荷を隔てて設けることにより、ゲート・ドレイン間
の距離を長くすることができ、基板の平面的な広がりを
増大させることなく耐圧の向上を可能とするものである
。
第２図（ａ）〜（ｅ）は本発明の第２の実施例の断面図
である。第２図（ａ）〜（ｃ）のようにＧａＡｓ基板１
をウェットで異方性エツチングした後、マスクのシリコ
ン酸化膜２を除去し、シリコンをイオン注入して活性層
３を形成する。次に第２図（ｄ）のように全面にシリコ
ン酸化膜９を成長させ、所定の形状にパターニングした
後、第２図（ｅ）のようにシリコン酸化膜をマスクとし
てドレイン高濃度不純物層５．ソース高濃度不純物層６
をイオン注入で形成し、その後、ドレイン電極７、ソー
ス電極８およびゲート電極４を形成する。
である。第２図（ａ）〜（ｃ）のようにＧａＡｓ基板１
をウェットで異方性エツチングした後、マスクのシリコ
ン酸化膜２を除去し、シリコンをイオン注入して活性層
３を形成する。次に第２図（ｄ）のように全面にシリコ
ン酸化膜９を成長させ、所定の形状にパターニングした
後、第２図（ｅ）のようにシリコン酸化膜をマスクとし
てドレイン高濃度不純物層５．ソース高濃度不純物層６
をイオン注入で形成し、その後、ドレイン電極７、ソー
ス電極８およびゲート電極４を形成する。
このような製造方法により、第１の実施例に比べ、ドレ
イン・ソース高濃度不純物Ｆ７Ｉ５．６と、ドレイン・
ソース電極７，８との目合わせ工程を簡略化することが
できる。
イン・ソース高濃度不純物Ｆ７Ｉ５．６と、ドレイン・
ソース電極７，８との目合わせ工程を簡略化することが
できる。
以上説明したように本発明は、半導体基板に溝を設け、
その溝を隔ててゲートとトレインを形成してショットキ
ー電界効果トランジスタを形成することにより、ゲート
端とドレイン高濃度不純物層との実効的な間隔を大きく
することができ、ショットキー電界効果トランジスタの
平面的な広がりの増大を抑えたまま、ゲート・Ｆレイン
耐圧を向上できる効果がある。
その溝を隔ててゲートとトレインを形成してショットキ
ー電界効果トランジスタを形成することにより、ゲート
端とドレイン高濃度不純物層との実効的な間隔を大きく
することができ、ショットキー電界効果トランジスタの
平面的な広がりの増大を抑えたまま、ゲート・Ｆレイン
耐圧を向上できる効果がある。
第１図（ａ）〜（ｄ）は本発明の第１の実施例を示す工
程断面図、第２図（ａ）〜（ｅ）は本発明の第２の実施
例を示す工程断面図、第３図（ａ）〜（ｂ）は従来の実
施例を示す工程断面図である。 ■・・・・・カリウム砒素（ＧａＡｓ）基板、２゜９・
・・・・シリコン酸化膜、３・・・・・・活性層、４・
・・・・・ゲート電極、５・・・・・・ドレイン高濃度
不純物層、６・・・・・・ソース高濃度不純物層、７・
・・・・・ドレイン電極、８・・・・・・ソース電極。
程断面図、第２図（ａ）〜（ｅ）は本発明の第２の実施
例を示す工程断面図、第３図（ａ）〜（ｂ）は従来の実
施例を示す工程断面図である。 ■・・・・・カリウム砒素（ＧａＡｓ）基板、２゜９・
・・・・シリコン酸化膜、３・・・・・・活性層、４・
・・・・・ゲート電極、５・・・・・・ドレイン高濃度
不純物層、６・・・・・・ソース高濃度不純物層、７・
・・・・・ドレイン電極、８・・・・・・ソース電極。
Claims (1)
- 化合物半導体基板上にエッチング用マスクを形成する工
程と、該マスクにより前記半導体基板の所定の領域に異
方性エッチングを施し、溝を形成する工程と、前記マス
クを除去し、前記半導体基板表層に活性層を形成する工
程と、前記溝を隔てて、ドレイン・ソース領域を形成す
る工程と、前記溝を隔てて前記ドレイン・ソース領域上
にドレイン・ソース電極を形成し、該ドレイン・ソース
電極間の領域で、かつ前記ドレイン領域と前記溝を隔て
た領域にゲート電極を形成する工程とを含むことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24979589A JPH03110854A (ja) | 1989-09-25 | 1989-09-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24979589A JPH03110854A (ja) | 1989-09-25 | 1989-09-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03110854A true JPH03110854A (ja) | 1991-05-10 |
Family
ID=17198333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24979589A Pending JPH03110854A (ja) | 1989-09-25 | 1989-09-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03110854A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5482875A (en) * | 1992-08-20 | 1996-01-09 | Motorola, Inc. | Method for forming a linear heterojunction field effect transistor |
-
1989
- 1989-09-25 JP JP24979589A patent/JPH03110854A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5482875A (en) * | 1992-08-20 | 1996-01-09 | Motorola, Inc. | Method for forming a linear heterojunction field effect transistor |
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