JPS6284837U - - Google Patents
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- Publication number
- JPS6284837U JPS6284837U JP17635385U JP17635385U JPS6284837U JP S6284837 U JPS6284837 U JP S6284837U JP 17635385 U JP17635385 U JP 17635385U JP 17635385 U JP17635385 U JP 17635385U JP S6284837 U JPS6284837 U JP S6284837U
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- JP
- Japan
- Prior art keywords
- bit address
- data
- control means
- words
- capacity
- Prior art date
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- Pending
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- 230000000873 masking effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 1
Description
第１図は本考案の一実施例のブロツク図である
。 １……ワード・アドレス入力端子、２……ビツ
ト・アドレス入力端子、３……リード・ライト・
コントロール入力端子、４……データ入出力端子
、５……ワード・アドレス・デコーダ、６……メ
モリ・セル、７……シフト部、８……マスク・レ
ジスタ、９……ビツト制御部、１０……リード・
ライト制御部。
。 １……ワード・アドレス入力端子、２……ビツ
ト・アドレス入力端子、３……リード・ライト・
コントロール入力端子、４……データ入出力端子
、５……ワード・アドレス・デコーダ、６……メ
モリ・セル、７……シフト部、８……マスク・レ
ジスタ、９……ビツト制御部、１０……リード・
ライト制御部。
Claims (1)
- メモリセルを有しワードアドレス単位でデータ
の読出しおよび書込みを行う集積回路メモリにお
いて、ビツトアドレスを入力するビツトアドレス
入力手段と、前記ビツトアドレスに従いワードア
ドレス単位の前記データのシフト量を演算し且つ
書込み時のマスクデータを演算するビツトアドレ
ス制御手段と、該ビツトアドレス制御手段の制御
に従い前記データをシフトする少なくとも２ワー
ドの容量を有するデータシフト手段と、該ビツト
アドレス制御手段の制御に従い前記データをマス
クする少なくとも２ワードの容量を有するマスク
レジスタ手段とを備えることを特徴とする集積回
路メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17635385U JPS6284837U (ja) | 1985-11-15 | 1985-11-15 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17635385U JPS6284837U (ja) | 1985-11-15 | 1985-11-15 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6284837U true JPS6284837U (ja) | 1987-05-30 |
Family
ID=31116516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17635385U Pending JPS6284837U (ja) | 1985-11-15 | 1985-11-15 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6284837U (ja) |
-
1985
- 1985-11-15 JP JP17635385U patent/JPS6284837U/ja active Pending
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