JPS63149497U - - Google Patents

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JPS63149497U
JPS63149497U JP3917887U JP3917887U JPS63149497U JP S63149497 U JPS63149497 U JP S63149497U JP 3917887 U JP3917887 U JP 3917887U JP 3917887 U JP3917887 U JP 3917887U JP S63149497 U JPS63149497 U JP S63149497U
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JP
Japan
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memory device
storage means
passage
mask data
control means
Prior art date
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JP3917887U
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Description

【図面の簡単な説明】
第1図は本考案の一実施例の構成を示す模式ブ
ロツク図。第2図aおよびbは第1図におけるデ
ータ入力制御回路の一例およびデータ出力制御回
路の一例を示すブロツク図。 1…メモリセルアレイ、2…データ入力制御回
路、3A…行アドレスラツチ回路、3B…列アド
レスラツチ回路、4…行アドレスデコーダ、5…
列アドレスデコーダ、6…データ出力制御回路、
7…タイミング信号発生回路、8…マスクデータ
バツフア、9および10…マスクデータレジスタ
、15…ダイナミツクRAM。

Claims (1)

  1. 【実用新案登録請求の範囲】 (1) 読み出し書き込み可能なメモリ装置におい
    て、マスクデータを記憶する記憶手段と、該記憶
    手段に記憶したマスクデータにともなつて入力デ
    ータ中の所望ビツトの通過を禁止するか、または
    /および出力データ中の所望ビツトの通過を禁止
    する制御手段とを備えたことを特徴とするメモリ
    装置。 (2) 記憶手段はレジスタであることを特徴とす
    る実用新案登録請求の範囲第1項記載のメモリ装
    置。 (3) 記憶手段はラツチ回路であることを特徴と
    する実用新案登録請求の範囲第1項記載のメモリ
    装置。 (4) 制御手段はスリーステートバツフアである
    ことを特徴とする実用新案登録請求の範囲第1項
    記載のメモリ装置。
JP3917887U 1987-03-19 1987-03-19 Pending JPS63149497U (ja)

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JP3917887U JPS63149497U (ja) 1987-03-19 1987-03-19

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JP3917887U JPS63149497U (ja) 1987-03-19 1987-03-19

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JPS63149497U true JPS63149497U (ja) 1988-10-03

Family

ID=30852112

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JP3917887U Pending JPS63149497U (ja) 1987-03-19 1987-03-19

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