JPH0220900U - - Google Patents

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JPH0220900U
JPH0220900U JP9894888U JP9894888U JPH0220900U JP H0220900 U JPH0220900 U JP H0220900U JP 9894888 U JP9894888 U JP 9894888U JP 9894888 U JP9894888 U JP 9894888U JP H0220900 U JPH0220900 U JP H0220900U
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JP
Japan
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written
predetermined word
bit
outside
memory cell
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JP9894888U
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Description

【図面の簡単な説明】
第1図は本考案の一実施例のブロツク図、第2
図は第1図中の制御回路8のブロツク図である。 1……Xビツト×Yワードのメインメモリセル
アレイ、2……Yセレクタ、3……出力バツフア
、4……Xデコーダ、5……1ビツト×Yワード
のサブメモリセルアレイ、6……アドレス入力バ
ツフア、7……Yデコーダ、8……制御回路、9
……CE,OE,PGM制御回路、10……シー
ケンシヤルアドレス発生回路、11……1データ
検出回路、12……アドレス発生制御回路。

Claims (1)

    【実用新案登録請求の範囲】
  1. 紫外線消去型半導体記憶素子において、外部か
    ら書き込まれる所定ビツト、所定ワードの容量の
    主記憶容量部とは別に外部から書込み不能な1ビ
    ツト×所定ワードの補助記憶容量部を有し、外部
    から書込みが行われると自動的に1ビツト×所定
    ワードの補助記憶容量部のメモリセルに書込みが
    行われたアドレスに対応するメモリセルに0が書
    き込まれる機能を有し、さらにテストモードにお
    いて、どのアドレスまで1ビツト×所定ワードの
    メモリセルが書き込まれたのかを検知し、外部に
    すでに書き込まれている最上位アドレス、あるい
    は未書込みエリアの最上位アドレスを出力するこ
    とを特徴とする紫外線消去型半導体記憶素子。
JP9894888U 1988-07-26 1988-07-26 Pending JPH0220900U (ja)

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JP9894888U JPH0220900U (ja) 1988-07-26 1988-07-26

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JPH0220900U true JPH0220900U (ja) 1990-02-13

Family

ID=31325659

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JP9894888U Pending JPH0220900U (ja) 1988-07-26 1988-07-26

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